TWI453898B - 接觸插塞電熔絲結構、製造包含其之接觸插塞電熔絲裝置之方法、及製造包含其之唯讀記憶體之方法 - Google Patents

Description

接觸插塞電熔絲結構、製造包含其之接觸插塞電熔絲裝置之方法、及製造包含其之唯讀記憶體之方法

本發明有關一種電熔絲結構，特別是有關一種半導體裝置用之接觸插塞電熔絲結構及接觸插塞電熔絲裝置與唯讀記憶體之製法。

隨著半導體製程的微小化以及複雜度的提高，半導體元件也變得更容易受各式缺陷或雜質所影響，而單一金屬連線、二極體或電晶體等的失效往往即構成整個晶片的缺陷。因此為了解決這個問題，現行技術便會在積體電路中形成一些可熔斷的連接線(fusible links)，也就是熔絲(fuse)，以確保積體電路的可利用性。

一般而言，熔絲係連接積體電路中的冗餘電路(redundancy circuit)，一旦檢測發現電路具有缺陷時，這些連接線就可用於修復(repairing)或取代有缺陷的電路。另外，目前的熔絲設計更可以提供程式化(programming elements)的功能，以使各種客戶可依不同的功能設計來程式化電路。而從操作方式來說，熔絲大致分為熱熔絲和電熔絲(eFuse)兩種。所謂熱熔絲，是藉由一雷射切割(laser zip)的步驟來切斷；至於電熔絲則是利用電致遷移(electro-migration)的原理使熔絲出現斷路，以達到修補的效果。

多晶矽電熔絲的斷開處位於多晶矽層。典型上，電熔絲的斷開機制如第1圖所示，一電熔絲結構1的陰極與一熔斷裝置(blowing device)2的電晶體的汲極電連接，於電熔絲結構1的陽極上施加一電壓Vfs，於電晶體的閘極施加一電壓Vg，於電晶體的汲極施加一電壓Vd，電晶體的源極接地。電流(I)由電熔絲結構1的陽極流向電熔絲結構1的陰極，電子流(e^- )由電熔絲結構1的陰極流向電熔絲結構1的陽極。進行熔斷時所使用的電流有一段較佳範圍，電流太低時，所得的阻值太低，會使電性遷移不完整，電流太高時，會導致電熔絲熱破裂。一般，對於65nm製程的電熔絲結構的熔斷電流為約13毫安培(mA)。

習知之多晶矽電熔絲結構可為例如第2及3圖所示。多晶矽電熔絲結構10之形狀為工字形，即具有窄頸部分，包含一陽極12、一陰極14、及一熔絲本體16。在陽極12上，有複數個鎢插塞18，在陰極14上，也有複數個鎢插塞20。由第3圖的截面圖觀之，陽極12、陰極14、及熔絲本體16是由一多晶矽層22及位於多晶矽層22上的金屬矽化物層24所形成。金屬矽化物層24幫助各鎢插塞與各電極有良好的電性接觸。陰極14上需要有複數個鎢插塞18以提供足夠量的電子流至陰極14，並流動至狹窄形狀的熔絲本體16的多晶矽層22及金屬矽化物層24中，產生電致遷移現象，而使熔絲本體16斷開。因為陰極需要供複數個插塞接觸，以提供大量電子流，所以往往需要較大的尺寸。並且，因為需要大量的電子流以足夠將熔絲本體斷開，所以也需要大的熔斷裝置(即，MOS電晶體)，以能夠提供足夠的電子流。因此，習知之多晶矽電熔絲裝置的尺寸大，難以應用於32nm半導體製程節點中。再者，於32nm製程中，多使用金屬閘極取代多晶矽閘極，因此，此等習知之多晶矽電熔絲結構的製造也不能便利地與32nm製程整合。

因此，仍需要一種新穎的電熔絲結構，其具有相對小的尺寸，並且可進一步便利地使用金屬閘極材料。

本發明之一目的是提供一種接觸插塞電熔絲結構，其可應用於例如電熔絲裝置及唯讀記憶體結構中。應用於電熔絲裝置時，其在陰極僅需要一個接觸插塞，並且需要的電流相對較小，因此接觸插塞電熔絲結構加上致斷裝置的整體尺寸可減小許多。再者，本發明之接觸插塞電熔絲結構亦可便利的使用與金屬閘極一樣的材料而與金屬閘極同時來製作。應用於唯讀記憶體結構時，結構與製程均簡單，且燒錄方便。

依據本發明之接觸插塞電熔絲結構包括一矽層及一接觸插塞。接觸插塞包括一第一端及一第二端，第一端與矽層接觸。對接觸插塞施加一電壓後，接觸插塞與矽層接觸之第一端之處形成一空洞而斷開。

於本發明之另一方面，依據本發明之製造接觸插塞電熔絲裝置之方法，包括提供一基底，其包括一金氧半導體(MOS)電晶體區及一電熔絲區；於基底形成位於MOS電晶體區及電熔絲區之間之一第一隔離結構及位於電熔絲區之一第二隔離結構；於MOS電晶體區的基底上形成一閘極；於電熔絲區之第二隔離結構上形成一陽極、一陰極、及一連接陽極與陰極之熔絲連結體；於閘極二側之基底分別形成一源極及一汲極；全面沉積一介電層覆蓋基底；及於介電層中形成至少一第一接觸插塞、僅一第二接觸插塞、及一第三接觸插塞，其分別貫穿該介電層而與陽極、陰極、及汲極接觸。

於本發明之又一方面，依據本發明之製造唯讀記憶體陣列結構之方法包括下列步驟。提供一半導體基底。於半導體基底上形成複數個閘極結構。進行一摻雜製程，以於閘極結構旁的半導體基底形成複數個摻雜區。於各摻雜區上形成一接觸插塞。在至少一接觸插塞施加一電壓，以形成一空洞而將其斷開。

請參閱第4圖，其係如第2圖所示之習知之多晶矽電熔絲結構10沿著AA’線段的截面的穿透式電子顯微照片。本發明之發明人發現在多晶矽電熔絲結構斷開(blown)時，金屬矽化物因電子流由陰極流至陽極之故，而由陰極被掃移至陽極，使得金屬矽化物層呈現斷空的現象。更發現，在金屬矽化物被掃移(swept)後，連接陰極的鎢插塞也被掃移，而有鎢損失(tungsten loss)的現象。多晶矽電熔絲結構斷開的過程中，電阻(R_S )值由小到大而變化。請再參閱第5圖，其係如第2圖所示之習知之多晶矽電熔絲結構10沿著BB’線段的截面的穿透式電子顯微照片。由第5圖所示，發明人更發現在陰極上的三個鎢插塞中，僅有中間的鎢插塞有鎢損失的現象。基於此等現象，發明人提出一種新穎的接觸插塞電熔絲結構、製造接觸插塞電熔絲裝置之方法、及製造唯讀記憶體陣列結構之方法，詳述於後。

請參閱第6圖，接觸插塞電熔絲裝置30包括一陽極32、一陰極34、及一熔絲連結體36。熔絲連結體36連接陽極32與陰極34。陽極32上連接有至少一個接觸插塞38，但個數並無特別限制，個數較多，相對可使阻值較小，並且可有導熱或散熱的功能，避免陽極的溫度過熱。圖中顯示有六個接觸插塞38。陰極34上則僅連接一個接觸插塞40，尺寸相對的小，並且因為僅有一個接觸插塞，所以來自致斷裝置(blowing device)之電晶體汲極的電子流可集中流入此接觸插塞中，達成有效率的斷開，也因此致斷裝置供應的電流相對上不需太大，致斷裝置的尺寸也因此不需太大，相對上可較習知技術使用的致斷裝置小許多。接觸插塞電熔絲裝置30的形狀並無特別限定，可以是窄頸的形狀，但不限於此，其陰極34的大小可略大於接觸插塞40的底面積即可。接觸插塞的尺寸可依設計所需及製程極限而定。接觸插塞的形狀不限於圓筒狀或柱狀，並可為平截頭體狀(frustum)。陽極尺寸亦為可足供所有其上排置的接觸插塞的接觸所需即可。

陽極32、陰極34、及熔絲連結體36的材料可包括導電材料，例如多晶矽、金屬、或此二者之組合，可彼此相同或不相同，但為了製程上的便利，較佳與電晶體之閘極所使用的材料相同，並且同時進行閘極及電熔絲結構的製造。例如，當使用多晶矽做為閘極的材料時，亦使用此多晶矽做為陽極32、陰極34、及熔絲連結體36之材料，並將陽極32、陰極34、及熔絲連結體36同時圖案化而一體以形成。其他之閘極材料尚可為金屬或一層多晶矽層與一層金屬層的上下結合的複合體。金屬可為例如Ta、TaN、Ti、TiN、Al、Cu等。接觸插塞的材質可為導電材料，例如鎢金屬、Ta、TaN、Ti、TiN、Al、Cu等，可與半導體裝置的製程整合。

第7圖顯示第6圖的接觸插塞電熔絲裝置30沿著CC’線段之截面示意圖，於此具體實施例中，陽極32、陰極34、及熔絲連結體36一起形成而為一電熔絲圖案層42，而電熔絲結構達成斷開功效後之斷開處係在接觸插塞40的地方。如圖所示，接觸插塞40的斷開處係以形成空洞41的態樣呈現。

於本發明中，當電熔絲裝置之陽極、陰極、及熔絲連結體的表面為多晶矽材質時，即，如第8圖所示的截面圖，陽極32、陰極34、及熔絲連結體36形成一體的電熔絲圖案層，而為一多晶矽材質或具有一多晶矽層44於表面時，可進一步於陰極34表面上形成一金屬矽化阻擋層(salicide block，SAB)46，覆蓋陰極34的整個表面，將未被SAB層覆蓋的地方進一步形成金屬矽化物層48，未被SAB層覆蓋的地方例如為陽極32及熔絲連結體36，其一部分或全部表面形成金屬矽化物層。SAB層可為例如氮化矽、氮氧化矽、或其他適合的材料。陽極32上的接觸插塞38係與金屬矽化物層48接觸，陰極34上的接觸插塞40係貫穿SAB層46以與多晶矽層44接觸。如此，阻值在多晶矽層44處會較大，生熱較多，溫度提高，可有利於接觸插塞40的鎢金屬電致遷移以造成斷開，而在金屬矽化物層48有較低的阻值，可避免壓降過大；並且生熱較小，可避免電熔絲過熱爆裂。

接觸插塞電熔絲裝置可位於半導體基板之絕緣結構(例如淺溝渠)上，陰極以接觸插塞經由金屬內連線及致斷裝置之電晶體的汲極上的接觸插塞以與此汲極做電性連接。請參閱第9及10圖，顯示本發明之製造接觸插塞電熔絲裝置之方法，其係將致斷裝置一起整合製造。首先，請參閱第9圖，提供一基底50，其可為例如半導體基底。其包括一金氧半導體(MOS)電晶體區102及一電熔絲區104。接著，進行一隔離製程(isolation process)，於MOS電晶體區102及電熔絲區104之間的基底50中形成一隔離結構，例如淺溝隔離結構52，做為致斷裝置與電熔絲裝置之間的隔離。並可同時於電熔絲區104的基底50形成一隔離結構，例如淺溝隔離結構54。淺溝隔離結構52及54可填入例如氧化物。接著，全面形成一薄介電層，例如氧化物層，例如氧化矽、氧化鋁、氧化鉿、氧化鑭等，於基底上，再全面形成一閘極材料層，例如金屬層、多晶矽層、或是多晶矽層與金屬層上下堆疊的複合層，但不限於此，再進行微影與蝕刻製程，定義出閘極56及其下方的閘極介電層58，使其位於MOS電晶體區102的基底上，及同時定義出涵括電熔絲裝置的陽極區塊、陰極區塊及熔絲連結體圖形的電熔絲圖案層60，電熔絲圖案層60是位於電熔絲區104的淺溝隔離結構54的表面上。於閘極56二側的基底50中經由摻雜製程分別形成一汲極62及一源極64。然後可進一步於閘極56側壁上形成一側壁子66。

然後，請參閱第10圖，可視情況進一步進行自對準矽化金屬製程使汲極62及源極64表面形成一金屬矽化物層68。金屬矽化物可為例如鎳化矽或鈷化矽，但不限於此。當閘極56與電熔絲圖案層60的表面是金屬時，並不會形成金屬矽化物層。接著，可藉由例如化學氣相沉積方法，全面沉積一介電層70覆蓋基底50。將介電層70蝕刻形成開口以做為接觸窗，可進一步形成阻障層(例如Ti/TiN層)於開口的底部及側壁，然後填入插塞材料，例如鎢金屬。可利用例如化學氣相沉積法進行鎢的沉積，再進行回蝕。形成一接觸插塞72、一接觸插塞74、及一接觸插塞76，其分別貫穿介電層70而分別與陽極、陰極、及汲極上的金屬矽化物層68接觸。另外也形成接觸插塞78及接觸插塞80，其分別貫穿介電層70而分別與閘極56、及源極64上的金屬矽化物層68接觸。接著，於介電層70的表面上進行金屬內連線的製作，例如形成一金屬內連線82連接陰極上的接觸插塞74與汲極上的接觸插塞76，及一金屬內連線84將陽極上的接觸插塞72與周邊的邏輯電路連接。

當閘極的材料是多晶矽或閘極表面是多晶矽層時，則可考慮是否對電熔絲圖案層60進行自對準矽化金屬製程。若不考慮對電熔絲圖案層60進行自對準矽化金屬製程，則可將電熔絲區104遮蓋以僅對MOS電晶體區102進行源極、閘極、與汲極的自對準矽化金屬製程，以於其表面形成金屬矽化物層。若考慮進一步將電熔絲圖案層60的陽極區塊與熔絲連結體進行自對準矽化金屬製程，則可參閱第11圖的製程，即，先於基底50上全面形成一SAB層86，並定義圖形，以露出MOS電晶體區102的源極、閘極、與汲極表面及電熔絲區104的陽極區塊與熔絲連結體表面，但陰極區塊仍覆蓋著SAB層86。然後如第12圖所示，全面沉積一介電層70覆蓋基底50。於介電層70中形成接觸窗，可進一步形成阻障層(例如Ti/TiN層)於開口的底部及側壁，然後填入插塞材料，例如鎢金屬，以形成一接觸插塞72、一接觸插塞74、及一接觸插塞76，其分別貫穿介電層70而分別與陽極、陰極、及汲極上的金屬矽化物層68接觸。另外也形成接觸插塞78及接觸插塞80，其分別貫穿介電層70而分別與閘極56、及汲極64上的金屬矽化物層68接觸。於介電層70的表面上進行金屬內連線的製作，例如形成一金屬內連線82連接接觸插塞74與接觸插塞76，及一金屬內連線84將接觸插塞72與周邊的邏輯電路連接。

與習知之電熔絲裝置比較之，包含依據本發明之接觸插塞電熔絲結構之接觸插塞電熔絲裝置尺寸可相對較小，斷開時所需要的電流量也相對較小，例如與習知之多晶矽電熔絲裝置比較之，可降低約30%以上。並且可便利的依據閘極使用的材料製作，例如與金屬閘極或多晶矽閘極的製程是相容的。並且具有下列優點：電熔絲單元可採用多晶矽電熔絲單元的形狀，可在高電流下斷開或保持原樣；可與一般邏輯製程相容，並不需要額外的光罩或製程步驟，故不增加成本；尺寸大小有彈性，可與將來的半導體世代相容；可做封裝級或現場級的修復；在電熔絲結構上方可允許多層的金屬佈線，例如五層或甚至五層以上的金屬佈線，可具有改良的佈局佈線；其於晶片中斷開所需的時間少於雷射型熔絲結構熔斷所需的時間，節省時間；可廣泛使用於冗餘電路的修復(redundancy repairing)、類比電路的修整(trimming of analog circuit)、晶片鑑別碼及密碼(chip-ID and password strings)。

如上述第7及8圖所示，在對接觸插塞40的上端施加一電壓(大於或等於啟始電壓(啟始電壓是恰可使接觸插塞電熔絲結構斷開的電壓值)後，接觸插塞40在與陰極34接觸的下端處會形成一空洞。此空洞可能是因為接觸插塞40的金屬例如鎢金屬發生電致遷移所產生。空洞之處是不通電的狀態。接觸插塞40與其下端接觸的矽層(例如陰極34)所形成的結構，即是本發明之接觸插塞電熔絲結構。此接觸插塞電熔絲結構除了應用於上述之電熔絲裝置中，亦可應用於唯讀記憶體結構中，做為該唯讀記憶體結構燒錄時之燒斷結構。

接觸插塞可進一步由一金屬插塞及一阻障層包覆該金屬插塞而形成，如此接觸插塞與矽層接觸之面係阻障層。在施加電壓斷開時，可觀察到的現象是接觸面的阻障層的原子及金屬插塞的一端的原子遷空，但在金屬插塞壁上的阻障層可能留下，形成空洞，使得電路斷開，或是電阻改變。

請參閱第13圖，其顯示一包含依據本發明之接觸插塞電熔絲結構之唯讀記憶體結構示意圖。唯讀記憶體88係形成於一基底90上，例如p型半導體基底，且在基底90上設有複數個n型摻雜區2-1、2-2、2-3、2-4、2-5、2-6、複數個絕緣薄膜(insulating film)3-1、3-2、3-3、3-4、3-5以及複數個分別設於此等絕緣薄膜上之多晶矽薄膜(polysilicon film)4-1、4-2、4-3、4-4、4-5。藉由此等多晶矽薄膜、設於多晶矽薄膜下方之絕緣薄膜以及設於薄膜兩側之n型摻雜區，在基底90上定義出複數個NMOS電晶體。各多晶矽薄膜係為各NMOS電晶體之閘極，並分別電連接相對應之字元線(word line)，而n型摻雜區即為此NMOS電晶體之源極/汲極。唯讀記憶體88可另包含一第一金屬導線層(first metal wiring layer)5-1、5-2、5-3、5-4、5-5、5-6以及一第二金屬導線層(second metal wiring layer)6-1、6-2、6-3、6-4、6-5、6-6，第一金屬導線層以及第二金屬導線層間由介層插塞(via plug)10-1、10-2、10-5、10-6連接，且第一金屬導電層5-1、5-2、5-3、5-4、5-5、5-6與各n型摻雜區2-1、2-2、2-3、2-4、2-5、2-6間分別由接觸插塞7-1、7-2、7-3、7-4、7-5、及7-6連接。但是有一部分的n型摻雜區(例如n型摻雜區2-1、2-2、2-5、2-6)上設置有金屬矽化物層92，因此，有一部分的接觸插塞是與摻雜區上的金屬矽化物層接觸，例如接觸插塞7-1、7-2、7-5、及7-6；而另一部分的接觸插塞是直接與摻雜區接觸，例如接觸插塞7-3及7-4，此等即利用依據本發明之接觸插塞電熔絲結構。

第二金屬層6-2、6-3、6-4、6-5係為該唯讀記憶體之位元線(bit line)BL₀ 、BL₁ 、BL₂ 、BL₃ ，且該等位元線與字元線的交界處即為儲存資料的記憶胞(memory cell)。其中位元線BL₀ 、BL₁ 、BL₂ 、BL₃ 係藉由介層插塞10-2、10-3、10-4、10-5及接觸插塞7-2、7-3、7-4、7-5與下方之n型摻雜區2-2、2-3、2-4、2-5電連接。當燒錄唯讀記憶體時，經由位元線對接觸插塞施加電壓，接觸插塞7-3、7-4在接觸n型摻雜區2-3、2-4處，發生斷開的現象，於接觸插塞的端點產生空洞91，阻斷電路。施加電壓後，接觸插塞產生空洞與否，便決定該等記憶胞所儲存的訊息資料為「0」或「1」，進而構成該唯讀記憶體的程式編碼。因此，可依據程式編碼，於對應的記憶胞設置接觸插塞電熔絲結構。

應用本發明之接觸插塞電熔絲結構於唯讀記憶體中的另一態樣是不於n型摻雜區表面設置金屬矽化物層，故亦毋需於n型摻雜區表面設置SAB層，而直接於每一n型摻雜區上形成接觸插塞。再依據程式編碼，以定址方式對該位置之記憶胞的接觸插塞施加一大於或等於啟始電壓值的電壓，將該接觸插塞接觸n型摻雜區的一端斷開，以此方式記錄此等記憶胞所儲存的訊息資料為「0」或「1」。

第14圖顯示依據本發明之製造唯讀記憶體陣列結構之方法之一具體實施例之剖面示意圖。首先，提供一半導體基底90。於半導體基底90上形成複數個閘極結構，其可包括絕緣薄膜3-1、3-2、3-3、3-4、3-5及多晶矽層4-1、4-2、4-3、4-4、4-5。然後，進行一摻雜製程，以於閘極結構旁的半導體基底90形成複數個n型摻雜區2-1、2-2、2-3、2-4、2-5、2-6。

接著，若是要形成金屬矽化物層的情形，可進一步先形成SAB層94於部分摻雜區上，及曝露一部分摻雜區。進行一自對準金屬矽化反應，形成一金屬矽化物層92於裸露的摻雜區表面。然後，可進行例如鑲嵌或雙鑲嵌製程，於摻雜區上形成接觸插塞，並使於覆蓋有SAB層的摻雜區上所形成的接觸插塞貫穿SAB層而與其下層摻雜區接觸，及於覆蓋有金屬矽化物層的摻雜區上所形成的接觸插塞與該金屬矽化物層之上表面接觸。及繼續形成金屬內連線結構或介層插塞結構。可得如第13圖所示之具體實施例。

若是利用定址方式燒錄的唯讀記憶體，而不必形成金屬矽化物層的情形，則在摻雜區形成後，可直接進行接觸插塞的製作，進行例如鑲嵌或雙鑲嵌製程，於摻雜區上形成接觸插塞，直接接觸摻雜區，然後進行後續所需製程。

同樣的，亦可將斷開機制設置於閘極結構，即，閘極結構上層為多晶矽層時，此多晶矽可做為接觸插塞電熔絲結構所需要的矽層，而於閘極結構上設置接觸插塞。如此，亦具有如上述於摻雜區上形成接觸插塞之多種變化的情形。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1．．．電熔絲結構

2．．．熔斷裝置

10．．．多晶矽電熔絲結構

12．．．陽極

14．．．陰極

16．．．熔絲本體

18、20．．．鎢插塞

22．．．多晶矽層

24．．．金屬矽化物層

30．．．電熔絲結構

32．．．陽極

34．．．陰極

36．．．熔絲連結體

38．．．接觸插塞

40．．．接觸插塞

41．．．空洞

42．．．電熔絲圖案層

44．．．多晶矽層

46．．．SAB層

48．．．金屬矽化物層

50．．．基底

52、54．．．淺溝隔離結構

56．．．閘極

58．．．閘極介電層

60．．．電熔絲圖案層

62．．．汲極

64．．．源極

66．．．側壁子

68．．．金屬矽化物層

70．．．介電層

72、74、76、78、80．．．接觸插塞

82、84．．．金屬內連線

86．．．SAB層

88．．．唯讀記憶體

90．．．半導體基底

91．．．空洞

92．．．金屬矽化物層

94．．．SAB層

102．．．MOS電晶體區

104．．．電熔絲區

2-1、2-2、2-3、2-4、2-5、2-6．．．n型摻雜區

3-1、3-2、3-3、3-4、3-5．．．絕緣薄膜

4-1、4-2、4-3、4-4、4-5．．．多晶矽薄膜

5-1、5-2、5-3、5-4、5-5、5-6、46．．．第一金屬導線層

6-1、6-2、6-3、6-4、6-5、6-6、48．．．第二金屬導線層

10-1、10-2、10-3、10-4、10-5、10-6．．．介層插塞

BL₀ 、BL₁ 、BL₂ 、BL₃ 、BL₄ ．．．位元線

第1圖顯示電熔絲裝置之斷開機制。

第2圖顯示一習知之多晶矽電熔絲結構之頂示圖。

第3圖顯示第2圖之多晶矽電熔絲結構沿著AA’線段之截面示意圖。

第4圖顯示第2圖之多晶矽電熔絲結構斷開時沿著AA’線段之截面之穿透式電子顯微照片。

第5圖顯示第2圖之多晶矽電熔絲結構斷開時沿著BB’線段之截面之穿透式電子顯微照片。

第6圖顯示依據本發明之接觸插塞電熔絲結構應用於電熔絲裝置之一具體實施例之頂示圖。

第7圖顯示第6圖中沿著CC’線段之截面示意圖。

第8圖顯示依據本發明之接觸插塞電熔絲結構應用於電熔絲裝置之另一具體實施例之截面示意圖。

第9及10圖顯示依據本發明之製造接觸插塞電熔絲裝置之方法之一具體實施例之截面示意圖。

第11及12圖顯示依據本發明之製造接觸插塞電熔絲裝置之方法之另一具體實施例之截面示意圖。

第13圖顯示依據本發明之接觸插塞電熔絲結構應用於唯讀記憶體之一具體實施例之截面示意圖。

第14圖顯示依據本發明之製造唯讀記憶體陣列結構之方法之一具體實施例之截面示意圖。

32．．．陽極

34．．．陰極

36．．．熔絲連結體

38．．．接觸插塞

40．．．接觸插塞

41．．．空洞

42．．．電熔絲圖案層

Claims (21)

1. 一種接觸插塞電熔絲結構，包括：一矽層；及一接觸插塞，其包括一第一端及一第二端，以該第一端與該矽層接觸，及對該接觸插塞施加一電壓後，該接觸插塞與該矽層接觸之該第一端之處形成一空洞而斷開，且該空洞位於該接觸與該矽層之間。
2. 如請求項1所述之接觸插塞電熔絲結構，其中，該矽層包括多晶矽材料。
3. 如請求項1所述之接觸插塞電熔絲結構，其中，該矽層包括一摻質。
4. 如請求項1所述之接觸插塞電熔絲結構，其中該接觸插塞包括鎢、鉭、氮化鉭、鈦、氮化鈦、鋁、或銅。
5. 如請求項1所述之接觸插塞電熔絲結構，其中該接觸插塞包括一金屬插塞及一阻障層包覆該金屬插塞。
6. 如請求項1所述之接觸插塞電熔絲結構，係使用於一接觸插塞電熔絲裝置，其中該接觸插塞電熔絲裝置包括： 一陽極；該矽層，其包括一多晶矽層，係做為一陰極；一熔絲連結體，連接該陽極與該陰極；及該接觸插塞，其位於該陰極上，用以接受該電壓以形成該空洞而斷開。
7. 如請求項1所述之接觸插塞電熔絲結構，係使用於一唯讀記憶體中，其中該唯讀記憶體之一單元結構包括：一半導體基底；一閘極結構位於該半導體基底上；該矽層，其為位於該閘極結構旁之該半導體基底中之一摻雜區；及該接觸插塞，其位於該摻雜區上，用以接受該電壓以形成該空洞而斷開。
8. 如請求項1所述之接觸插塞電熔絲結構，係使用於一唯讀記憶體中，其中該唯讀記憶體之一單元結構包括：一半導體基底；一閘極結構位於該半導體基底上，該閘極結構之上部包括一多晶矽層；一摻雜區位於該閘極結構旁之該半導體基底中；及該接觸插塞，其位於該閘極結構之該多晶矽層上，用以接受該電壓以形成該空洞而斷開。
9. 一種製造接觸插塞電熔絲裝置之方法，包括：提供一基底，其包括一金氧半導體(MOS)電晶體區及一電熔絲區；於該基底形成位於該MOS電晶體區及該電熔絲區之間之一第一隔離結構及位於該電熔絲區之一第二隔離結構；於該MOS電晶體區的該基底上形成一閘極；於該電熔絲區之該第二隔離結構上形成一陽極、一陰極、及一連接該陽極與該陰極之熔絲連結體；於該閘極二側之該基底分別形成一源極及一汲極；形成一金屬矽化阻擋層覆蓋該基底及該陰極，並露出該閘極、該源極、該汲極、該陽極、及全部或部分之該熔絲連結體；進行一自對準金屬矽化製程，以於該閘極、該源極、該汲極、該陽極、及該全部或部分之該熔絲連結體表面形成一金屬矽化物層，其中，使該至少一第一接觸插塞與該陽極上之該金屬矽化物層接觸、使該第二接觸插塞貫穿該金屬矽化阻擋層而與該陰極接觸、及使該第三接觸插塞與該汲極上之該金屬矽化物層接觸；之後，全面沉積一介電層覆蓋該基底；及於該介電層中形成至少一第一接觸插塞、僅一第二接觸插塞、及一第三接觸插塞，其分別貫穿該介電層而與該陽極、該陰極、及該汲極接觸。
10. 如請求項9所述之方法，其中該閘極、該陽極、該陰極、與該 熔絲連結體包括相同之材料。
11. 如請求項9所述之方法，其中該閘極、該陽極、該陰極、與該熔絲連結體均包括多晶矽、金屬、或其組合。
12. 如請求項9所述之方法，進一步包括於該介電層上形成一金屬內連線連接該第二接觸插塞與該第三接觸插塞。
13. 如請求項9所述之方法，其中該第一隔離結構包括一淺溝隔離結構。
14. 如請求項9所述之方法，其中該第二隔離結構包括一淺溝隔離結構。
15. 如請求項9所述之方法，進一步於該閘極與該基底之間形成一閘極介電層。
16. 如請求項9所述之方法，其中該閘極、該陽極、該陰極、及該熔絲連結體均包括一多晶矽層。
17. 如請求項9所述之方法，其中該閘極、該陽極、該陰極、與該熔絲連結體均包括一金屬層及位於該金屬層上之一多晶矽層。
18. 一種製造唯讀記憶體陣列結構之方法，包括： 提供一半導體基底；於該半導體基底上形成複數個閘極結構；進行一摻雜製程，以於該等閘極結構旁的該半導體基底形成複數個摻雜區；形成一金屬矽化阻擋層覆蓋一第一部分數量之該等摻雜區或該等閘極結構，及露出一第二部分數量之該等摻雜區或該等閘極結構；於該第二部分數量之該等摻雜區或該等閘極結構上形成一金屬矽化物層，其中，於覆蓋有該金屬矽化阻擋層的該等摻雜區或該等閘極結構上所形成的接觸插塞係貫穿該金屬矽化阻擋層而與其下層摻雜區接觸，於覆蓋有金屬矽化物層的摻雜區或閘極結構上所形成的接觸插塞係與該金屬矽化物層之上表面接觸；於各該等摻雜區或閘極結構上形成一接觸插塞；及施加一電壓於該等接觸插塞之至少一者，以形成一空洞而將其斷開。
19. 如請求項18所述之方法，進一步包括將該金屬矽化阻擋層移除。
20. 如請求項18所述之方法，進一步包括於該等接觸插塞上形成一金屬內連線層。
21. 如請求項18所述之方法，其中，該等接觸插塞各包括一金屬 插塞及一阻障層包覆該金屬插塞。