TWI449156B - 半導體裝置及其形成方法 - Google Patents

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TWI449156B TW097129833A TW97129833A TWI449156B TW I449156 B TWI449156 B TW I449156B TW 097129833 A TW097129833 A TW 097129833A TW 97129833 A TW97129833 A TW 97129833A TW I449156 B TWI449156 B TW I449156B
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Description

半導體裝置及其形成方法
本發明有關於半導體裝置，且更特定而言，本發明有關於半導體裝置及其形成方法。
藉由實施電氣測試(electrical test)，通常可將半導體晶片分類為優良的晶片或有缺陷的晶片。有缺陷的晶片通常包含可導致晶片產生故障的失效胞(failed cell)。因此，應透過修復製程由冗餘胞(redundant cell)取代失效胞。
熔絲通常應用於修復製程。對應於缺陷胞的熔絲可以被截斷，而對應於冗餘胞的熔絲可以被連接，如此一來冗餘胞可取代缺陷胞。然而，若熔絲未被完全地截斷，則無法修復缺陷胞。
因此，需要有效地截斷熔絲，以成功修復缺陷胞。
本發明的示例性實施例有關於半導體裝置及其形成方法。根據本發明的示例性實施例提供了一種半導體裝置。此半導體裝置包括：熔絲結構，設置於基板之上；層間電介質，設置於熔絲結構之上。第一接觸插塞、第二接觸插塞以及第三接觸插塞穿過層間電介質，且其中第一接觸插塞、第二接觸插塞以及第三接觸插塞中之每一者均連接於熔絲結構，導體裝置還包括設置在層間電介質上的第一導電圖案和第二導電圖案。第一導電圖案和第二導電圖案分別電性連接至第一接觸插塞和第二接觸插塞。
根據本發明的另一示例性實施例，提供了一種半導體裝置的形成方法。此方法包括於基板之上形成熔絲結構，於熔絲結構之上形成層間電介質，蝕刻層間電介質以形成暴露熔絲結構的第一接觸窗、第二接觸窗以及第三接觸窗，分別在第一接觸窗、第二接觸窗以及第三接觸窗中形成第一接觸插塞、第二接觸插塞以及第三接觸插塞，且其中第一接觸插塞、第二接觸插塞以及第三接觸插塞中之每一者均連接至熔絲結構。此方法還包括於層間電介質之上形成第一導電圖案和第二導電圖案。第一導電圖案和第二導電圖案分別電性連接至第一接觸插塞和第二接觸插塞。
現將參考附圖在下文中更充分地介紹本發明，於附圖中顯示了本發明的示例性實施例。然而，本發明可以大量不同的形式實現，並且不應將其解釋為是對本文所闡述的示例性實施例之限制。在申請專利說明中的任何元件並不明確聲明“以……的方法”實施特定功能，或“以……之步驟”實施特定功能，其不應被解釋為是關於在美國專利法第112章、第6段中(35 U.S.C.§ 112,paragraph 6)所介紹的“方法”或“步驟”之條款。特別地，在本申請專利範圍中的“……之步驟”的使用並不意圖涉及在美國專利法第112章、第6段中之規定。在圖式中，圖層及區域之厚度會被誇大以清楚顯示。還應了解，在圖層中提及到在另一圖層或基板"之上"時，其應直接位於其它圖層或基板之上，或還可存在中間層。於通篇中相似的標號表示相似的元件。
參照圖1至圖4，將會介紹根據本發明的示例性實施例之半導體裝置及其形成方法。
參照圖1和圖2，熔絲結構120形成於基板110中。熔絲結構120可安裝在形成於基板110中的絕緣層上，或其可在第一方向x上延長。熔絲結構120可包括下半導體層121和上金屬半導體混合物層122。換言之，藉由分別堆疊半導體層121及金屬半導體混合物層122可形成熔絲結構120。舉例來說，半導體層121可包括多晶矽，並且金屬半導體混合物層122可包括金屬矽化物。舉例來說，可藉由於多晶矽之上形成金屬層其後實施退火製程來形成金屬矽化物。金屬矽化物可包括諸如矽化鈷和/或矽化鎳。包括熔絲結構120的層間電介質130在基板110中形成。舉例來說，層間電介質130可包括藉由化學氣相沈積(CVD)製程所獲得之氧化矽材質。
參照圖1和圖3，蝕刻層間電介質130以形成第一、第二及第三接觸窗141、142及143，以便其暴露熔絲結構120。第一至第三接觸窗141、142及143可同時地或依序地形成。舉例來說，可在形成第一接觸窗141和第二接觸窗142之後形成第三接觸窗143。
第一至第三接觸窗141、142及143分別以第一接觸窗141、第三接觸窗143及第二接觸窗142之順序排列。換言之，第三接觸窗143形成於第一接觸窗141和第二接觸窗142之間。於此方法中，第一接觸窗141和第二接觸窗142可暴露熔絲結構120的兩端，並且第三接觸窗143可暴露 熔絲結構120之中心部。在第二方向y上，第三接觸窗143的寬度WH可大於熔絲結構120的寬度WF。
形成第三接觸窗143之步驟可包括蝕刻層間電介質130之步驟及蝕刻熔絲結構120之步驟。可利用相同的蝕刻條件(例如蝕刻氣體)或不同的蝕刻條件蝕刻層間電介質130以及蝕刻熔絲結構120。並且，可藉由對層間電介質130進行過蝕刻(over－etching)來完成對熔絲結構120的蝕刻。因此，熔絲結構120之部分是凹陷的，並且第三接觸窗143的底面在比熔絲結構120的頂面更低之位置。舉例來說，第三接觸窗143的底面的位置介於金屬半導體混合物層122的底面和頂面之間。金屬半導體混合物層122在與第三接觸窗143的底面相接觸之部分具有減小的厚度。因此，熔絲結構120在與第三接觸窗143的底面相接觸之部分也具有減小的厚度。在同時地形成第一至第三接觸窗141、142及143的情況中，在第一接觸窗141和第二接觸窗142中的金屬半導體混合物層122之部分是凹陷的。在依序地形成第一至第三接觸窗141、142及143的情況中，可利用分離罩(separate mask)蝕刻熔絲結構120以形成第三接觸窗143。
參照圖1和圖4，第一接觸插塞151、第二接觸插塞152及虛擬接觸插塞(dummy contact plug)153分別在第一至第三接觸窗141、142及143中形成，以與熔絲結構120連接。虛擬接觸插塞153在第一接觸插塞151和第二接觸插塞152之間形成。換言之，第一接觸插塞151和第二接 觸插塞152設置於熔絲結構120的兩端，並且虛擬接觸插塞153設置於在熔絲結構120的中心部。
第一接觸插塞151、第二接觸插塞152及虛擬接觸插塞153可同時地形成。舉例來說，藉由在包括第一至第三接觸窗141、142及143的層間電介質130上形成傳導層且其後實施平坦化製程以暴露層間電介質130的頂面，可形成第一接觸插塞151、第二接觸插塞152及虛擬接觸插塞153。舉例來說，第一接觸插塞151、第二接觸插塞152及虛擬接觸插塞153可包括鎢。另外，在形成第一接觸插塞151、第二接觸插塞152及虛擬接觸插塞153之前，更可沿第一至第三接觸窗141、142及143的內表面形成阻障金屬層(barrier metal layer)。舉例來說，阻障金屬層可包括鈦(Ti)和/或氮化鈦(TiN)。在第二方向上，虛擬接觸插塞153的寬度WP可大於熔絲結構120的寬度WF。
虛擬接觸插塞153的底面的位置低於熔絲結構120的頂面的位置。舉例來說，虛擬接觸插塞153的底面的位置可介在金屬半導體混合物層122的底面和頂面之間。金屬半導體混合物層122在與虛擬接觸插塞153的底面接觸的部分上具有減小的厚度。因此，熔絲結構120在與虛擬接觸插塞153的底面接觸的部分上也具有減小的厚度。
分別地，在層間電介質130上形成第一導電圖案161和第二導電圖案162並且將其連接至的第一接觸插塞151和第二接觸插塞152。第一導電圖案161和第二導電圖案162可為金屬線或金屬墊(metal pads)。
在將電信號供應至第一導電圖案161和/或第二導電圖案162時，電流流經第一導電圖案161和第二導電圖案162。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案161並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案162時，電流以如下之方向及路徑流動：第二導電圖案162→第二接觸插塞152→熔絲結構122的金屬半導體混合物→第一接觸插塞151→第一導電圖案161。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案161→第一接觸插塞151→熔絲結構122的金屬半導體混合物→第二接觸插塞152→第二導電圖案162。在與虛擬接觸插塞153接觸的金屬半導體混合物層122的區域之中，在鄰近供應有高信號電壓的第二導電圖案162(或第二接觸插塞152)的區域之上，對應於電流之電子遷移(electromigration)會增加，因此可更迅速地截斷金屬半導體混合物層122。舉例來說，在金屬半導體混合物層122的橫截面面積減小的區域中可更迅速地截斷金屬半導體混合物層122。
參照圖5至圖8，根據本發明的第二示例性實施例介紹另一半導體裝置及其形成方法。
參照圖5和圖6，於基板210中形成熔絲結構220。熔絲結構220可在絕緣層上形成(此絕緣層形成於基板210中)，並且其可在第一方向x上延長。熔絲結構220可包括下半導體層221及上金屬半導體混合物層222。換言之，藉由分別堆疊半導體層221及金屬半導體混合物層222可 形成熔絲結構220。舉例來說，半導體層221可包括多晶矽，並且金屬半導體混合物層222可包括金屬矽化物。舉例來說，藉由在多晶矽上形成金屬層且其後實施退火製程，可形成金屬矽化物。金屬矽化物可包括諸如矽化鈷和/或矽化鎳。包括熔絲結構220的層間電介質230可於基板210中形成。舉例來說，層間電介質230可包括藉由化學氣相沈積(CVD)製程而獲得之氧化矽材質。
參照圖5和圖7，蝕刻層間電介質230以形成第一接觸窗241、第二接觸窗242及第三接觸窗243，以便其暴露熔絲結構220。第一至第三接觸窗241、242及243可在第一方向x上分別按第一接觸窗241、第三接觸窗243及第二接觸窗242之順序依序地形成。換言之，第三接觸窗243可形成於第一接觸窗241和第二接觸窗242之間。於此方法中，第一接觸窗241和第二接觸窗242可暴露熔絲結構220的兩端，並且第三接觸窗243可暴露熔絲結構220的中心部。在第二方向y上，第三接觸窗243的寬度WH可大於熔絲結構220的寬度WF。
形成第三接觸窗243之步驟可包括蝕刻層間電介質230之步驟及蝕刻熔絲結構220之步驟。藉由蝕刻熔絲結構220可圖案化金屬半導體混合物層222並且暴露半導體層221。因此金屬半導體混合物層222可被第三接觸窗243分為兩部分。
可同時地或依序地形成第一至第三接觸窗241、242及243。舉例來說，在形成第一接觸窗241和第二接觸窗 242之後可形成第三接觸窗。在同時地形成第一至第三接觸窗241、242及243的情況中，還可在第一接觸窗241和第二接觸窗242上圖案化金屬半導體混合物層222，以暴露半導體層221。在依序地形成第一至第三接觸窗241、242及243的情況中，可用獨立光罩(separate mask)來蝕刻熔絲結構220以產生第三接觸窗243。
參照圖5和圖8，第一接觸插塞251、第二接觸插塞252及虛擬接觸插塞253分別形成於第一至第三接觸窗241、242及243中，以連接至熔絲結構220。虛擬接觸插塞253形成於第一接觸插塞251和第二接觸插塞252之間。換言之，第一接觸插塞251和第二接觸插塞252設置於熔絲結構220的兩端上，並且虛擬接觸插塞253設置於熔絲結構220的中心部。
可同時地形成第一接觸插塞251、第二接觸插塞252及虛擬接觸插塞253。舉例來說，可藉由在包括第一至第三接觸窗241、242及243的層間電介質230上形成傳導層且其後實施平坦化製程以暴露層間電介質230的頂面來形成第一接觸插塞251、第二接觸插塞252及虛擬接觸插塞253。舉例來說，第一接觸插塞251、第二接觸插塞252及虛擬接觸插塞253可包括鎢。另外，在形成第一接觸插塞251、第二接觸插塞252及虛擬接觸插塞253之前，更可沿第一至第三接觸窗241、242及243的內表面形成阻障金屬層。阻障金屬層可包括諸如Ti和/或TiN。在第二方向y上，虛擬接觸插塞253的寬度WP可大於熔絲結構220的 寬度WF。
虛擬接觸插塞253的底面與熔絲結構的半導體層221的頂面接觸。並且虛擬接觸插塞253的下側壁與已分開的金屬半導體混合物層222的側壁接觸。
在層間電介質230上可形成分別連接於第一接觸插塞251和第二接觸插塞252之第一導電圖案261和第二導電圖案262。第一導電圖案261和第二導電圖案262可為金屬線或金屬墊。
在供應電信號至第一導電圖案261和/或第二導電圖案262時，電流流經第一導電圖案261和第二導電圖案262。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案261並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案262時，電流以如下之方向及路徑流動：第二導電圖案262→第二接觸插塞252→熔絲結構222的金屬半導體混合物→虛擬接觸插塞253→熔絲結構222的金屬半導體混合物→第一接觸插塞251→第一導電圖案261。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案261→第一接觸插塞251→熔絲結構222的金屬半導體混合物→虛擬接觸插塞253→熔絲結構222的金屬半導體混合物→第二接觸插塞252→第二導電圖案262。在與虛擬接觸插塞253接觸的金屬半導體混合物層222的區域之中，在鄰近供應有高信號電壓的第二導電圖案262(或第二接觸插塞252)的區域之上，對應於電流之電子遷移會增加，因此可更迅 速地截斷金屬半導體混合物層222。
參照圖9至圖12，根據本發明的第三示例性實施例介紹另一半導體裝置及其形成方法。
參照圖9和圖10，於基板310中形成熔絲結構320。熔絲結構320可在絕緣層上形成(此絕緣層形成於基板310中)，並且其可在第一方向x上延長。熔絲結構320可包括下半導體層321及上金屬半導體混合物層322。換言之，藉由分別堆疊半導體層321及金屬半導體混合物層322可形成熔絲結構320。舉例來說，半導體層321可包括多晶矽，並且金屬半導體混合物層322可包括金屬矽化物。舉例來說，藉由在多晶矽上形成金屬層且其後實施退火製程，可形成金屬矽化物。金屬矽化物可包括諸如矽化鈷和/或矽化鎳。包括熔絲結構320的層間電介質330可於基板310中形成。舉例來說，層間電介質330可包括藉由化學氣相沈積(CVD)製程而獲得之氧化矽材質。
參照圖9和圖11，蝕刻層間電介質330以形成第一接觸窗341、第二接觸窗342及第三接觸窗343，以便其暴露熔絲結構330。第一至第三接觸窗341、342及343可在第一方向x上分別按第一接觸窗341、第三接觸窗343及第二接觸窗342之順序依序地形成。換言之，第三接觸窗343可形成於第一接觸窗341和第二接觸窗342之間。於此方法中，第一接觸窗341和第二接觸窗342可暴露熔絲結構320的兩端，並且第三接觸窗343可暴露熔絲結構320的中心部。在第二方向y上，第三接觸窗343的寬度WH可 大於熔絲結構320的寬度WF。
形成第三接觸窗343之步驟可包括蝕刻層間電介質330之步驟及蝕刻熔絲結構320之步驟。藉由蝕刻熔絲結構320可圖案化金屬半導體混合物層322和半導體層321並且可暴露基板310。因此熔絲結構320可被第三接觸窗343分為兩部分。
參照圖9和圖12，第一接觸插塞351、第二接觸插塞352及虛擬接觸插塞353分別形成於第一至第三接觸窗341、342及343中，以連接至熔絲結構320。虛擬接觸插塞353形成於第一接觸插塞351和第二接觸插塞352之間。換言之，第一接觸插塞351和第二接觸插塞352設置於熔絲結構320的兩端上，並且虛擬接觸插塞353設置於熔絲結構320的中心部上。
可同時地形成第一接觸插塞351、第二接觸插塞352及虛擬接觸插塞353。舉例來說，可藉由在包括第一至第三接觸窗341、342及343的層間電介質330上形成傳導層且其後實施平坦化製程以暴露層間電介質330的頂面來形成第一接觸插塞351、第二接觸插塞352及虛擬接觸插塞353。舉例來說，第一接觸插塞351、第二接觸插塞352及虛擬接觸插塞353可包括鎢。另外，在形成第一接觸插塞351、第二接觸插塞352及虛擬接觸插塞353之前，更可沿第一至第三接觸窗341、342及343的內表面形成阻障金屬層。阻障金屬層可包括諸如Ti和/或TiN。在第二方向y上，虛擬接觸插塞353的寬度WP可大於熔絲結構320的 寬度WF(如圖11所示)。
虛擬接觸插塞353的底面與基板310的頂面接觸。並且虛擬接觸插塞353的下側壁與已分開的熔絲結構320的側壁接觸。
分別地，可在層間電介質330上形成第一導電圖案361和第二導電圖案362，並將其連接至第一接觸插塞351和第二接觸插塞352。第一導電圖案361和第二導電圖案362可為金屬線或金屬墊。
在供應電信號至第一導電圖案361和/或第二導電圖案362時，電流流經第一導電圖案361和第二導電圖案362。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案361並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案362時，電流以如下之方向及路徑流動：第二導電圖案362→第二接觸插塞352→熔絲結構320的金屬半導體混合物322→虛擬接觸插塞353→熔絲結構320的金屬半導體混合物322→第一接觸插塞351→第一導電圖案361。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案361→第一接觸插塞351→熔絲結構320的金屬半導體混合物322→虛擬接觸插塞353→熔絲結構320的金屬半導體混合物322→第二接觸插塞352→第二導電圖案362。在與虛擬接觸插塞353接觸的金屬半導體混合物層322的區域之中，在鄰近供應有高信號電壓的第二導電圖案362(或第二接觸插塞352)的區域之上，對應於電流之電子遷移會增加，因 此可更迅速地截斷金屬半導體混合物層322。
參照圖13至圖17，根據本發明的第四示例性實施例介紹另一半導體裝置及其形成方法。
參照圖13和圖14，於基板410中形成熔絲結構420。熔絲結構420可在絕緣層上形成(此絕緣層形成於基板310中)，並且其可在第一方向x上延長。熔絲結構420可包括下半導體層421及上金屬半導體混合物層422。換言之，藉由分別堆疊半導體層421及金屬半導體混合物層422可形成熔絲結構420。舉例來說，半導體層421可包括多晶矽，並且金屬半導體混合物層422可包括金屬矽化物。舉例來說，藉由在多晶矽上形成金屬層且其後實施退火製程，可形成金屬矽化物。金屬矽化物可包括諸如矽化鈷和/或矽化鎳。包括熔絲結構420的層間電介質430可於基板410中形成。舉例來說，層間電介質430可包括藉由化學氣相沈積(CVD)製程而獲得之氧化矽材質。
參照圖13和圖15，蝕刻層間電介質430以形成第一接觸窗441、第二接觸窗442及第三接觸窗的第一區域444，以便其暴露熔絲結構420的金屬半導體混合物層422。可同時地形成第一接觸窗341、第二接觸窗342及第三接觸窗的第一區域444。
參照圖13和圖16，蝕刻熔絲結構420以形成第三接觸窗的第二區域445，以便其暴露基板410。換言之，形成第三接觸窗443之步驟可包括蝕刻層間電介質430之步驟及蝕刻熔絲結構420以形成第二區域445之步驟。因此， 熔絲結構420可被第三接觸窗的第二區域445分為兩部分。在第二方向y上，第一區域444的寬度可大於第二區域445的寬度。
第一至第三接觸窗441、442及443可在第一方向x上分別按第一接觸窗441、第三接觸窗443及第二接觸窗442之順序依序地形成。換言之，第三接觸窗443可形成於第一接觸窗441和第二接觸窗442之間。於此方法中，第一接觸窗441和第二接觸窗442在熔絲結構420的兩端上形成，並且虛擬接觸插塞453可在熔絲結構420的中心部上形成。
參照圖17，可同時地形成第一接觸插塞451、第二接觸插塞452及虛擬接觸插塞453。舉例來說，可藉由在包括第一至第三接觸窗441、442及443的層間電介質430上形成傳導層且其後實施平坦化製程以暴露層間電介質430的頂面來形成第一接觸插塞451、第二接觸插塞452及虛擬接觸插塞453。舉例來說，第一接觸插塞451、第二接觸插塞452及虛擬接觸插塞453可包括鎢。另外，在形成第一接觸插塞451、第二接觸插塞452及虛擬接觸插塞453之前，更可沿第一至第三接觸窗441、442及443的內表面形成阻障金屬層。阻障金屬層可包括諸如Ti和/或TiN。在第二方向y上，虛擬接觸插塞453的寬度WP可大於熔絲結構420的寬度WF。
虛擬接觸插塞453的頂面包括上第一部分(upper first portion)454及下第二部分(lower second portion)455。第一 部分454的寬度可大於第二部分455的寬度。虛擬接觸插塞453的第二部分455的底面與基板410的頂面接觸，並且第二部分455的側壁與已分開的熔絲結構420的側壁接觸。
分別地，在層間電介質430上形成第一導電圖案461和第二導電圖案462並且將其連接至的第一接觸插塞451和第二接觸插塞452。第一導電圖案461和第二導電圖案462可為金屬線或金屬墊。
在供應電信號至第一導電圖案461和/或第二導電圖案462時，電流流經第一導電圖案461和第二導電圖案462。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案461並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案462時，電流以如下之方向及路徑流動：第二導電圖案462→第二接觸插塞452→熔絲結構420的金屬半導體混合物422→虛擬接觸插塞453的第二部分455→熔絲結構420的金屬半導體混合物422→第一接觸插塞451→第一導電圖案461。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案461→第一接觸插塞451→熔絲結構420的金屬半導體混合物422→虛擬接觸插塞453的第二部分455→熔絲結構420的金屬半導體混合物422→第二接觸插塞452→第二導電圖案462。在與虛擬接觸插塞453接觸的金屬半導體混合物層422的區域之中，在鄰近供應有高信號電壓的第二導電圖案462(或第二接觸插塞452)的區域之上， 對應於電流之電子遷移會增加，因此可更迅速地截斷金屬半導體混合物層422。
參照圖18至圖21，將根據本發明的第五示例性實施例介紹另一半導體裝置及其形成方法。
參照圖18和圖19，於基板510中形成熔絲結構520。熔絲結構520可在絕緣層上形成(此絕緣層形成於基板510中)，其可在第一方向x上延長，並且可分為彼此分隔的兩部分。熔絲結構520可包括下半導體層521及上金屬半導體混合物層522。換言之，藉由分別堆疊半導體層521及金屬半導體混合物層522可形成熔絲結構520。舉例來說，半導體層521可包括多晶矽，並且金屬半導體混合物層522可包括金屬矽化物。舉例來說，藉由在多晶矽上形成金屬層且其後實施退火製程，可形成金屬矽化物。舉例來說，層間電介質530可包括藉由化學氣相沈積(CVD)製程而獲得之氧化矽材質。層間電介質530插置於熔絲結構520的已分開的兩部分之間。
參照圖18和圖20，蝕刻熔絲結構520以形成第一接觸窗541、第二接觸窗542及第三接觸窗543，以便其暴露熔絲結構520。第一至第三接觸窗541、542及543在第一方向x上分別以第一接觸窗541、第三接觸窗543及第二接觸窗542之順序形成。換言之，第三接觸窗543可形成於第一接觸窗541和第二接觸窗542之間。於此方法中，第一接觸窗541和第二接觸窗542可暴露熔絲結構520的兩端，並且第三接觸窗543可暴露熔絲結構520之中心部。 在第二方向y上，在熔絲結構520的已分開的兩部分之間的第三接觸窗543的寬度(WH)可大於熔絲結構520的寬度WF。
第三接觸窗543可包括上第一部分544及下第二部分545。在第一方向x上，第一部分544的寬度可大於第二部分545的寬度。可同時地形成第一接觸窗541、第二接觸窗542及第三接觸窗的第一部分544。可蝕刻在熔絲結構520的已分開的兩個部分之間設置的層間電介質530，以形成第二區域545。第二區域545可暴露基板510的頂面。然而，在熔絲結構520已分開的兩個部分之間的層間電介質530可被保留，而不會暴露基板510的頂面。
在蝕刻製程中，金屬半導體混合物層522可用作蝕刻終止層(etch stop layer)，並且在形成第二部分545時，不會蝕刻在第一接觸窗541和第二接觸窗542之下部中的金屬半導體混合物層522。換言之，可利用特定的蝕刻條件，使得蝕刻層間電介質530根據金屬半導體混合物層522而被選擇性地蝕刻。因此，在單個蝕刻製程中實質上(in essence)可同時地形成第一至第三接觸窗541、542及543。
參照圖18和圖21，第一接觸插塞551、第二接觸插塞552及虛擬接觸插塞553分別形成於第一至第三接觸窗541、542及543中，以連接至熔絲結構520。虛擬接觸插塞553形成於第一接觸插塞551和第二接觸插塞552之間。換言之，第一接觸插塞551和第二接觸插塞552設置於熔絲結構520的兩端上，並且虛擬接觸插塞553設置於 熔絲結構520的中心部上。
可同時地形成第一接觸插塞551、第二接觸插塞552及虛擬接觸插塞553。舉例來說，可藉由在包括第一至第三接觸窗541、542及543的層間電介質530上形成傳導層且其後實施平坦化製程以暴露層間電介質530的頂面來形成第一接觸插塞551、第二接觸插塞552及虛擬接觸插塞553。舉例來說，第一接觸插塞551、第二接觸插塞552及虛擬接觸插塞553可包括鎢。另外，在形成第一接觸插塞551、第二接觸插塞552及虛擬接觸插塞553之前，更可沿第一至第三接觸窗541、542及543的內表面形成阻障金屬層。阻障金屬層可包括諸如Ti和/或TiN。在第二方向y上，虛擬接觸插塞553的寬度WP可大於熔絲結構520的寬度WF。
虛擬接觸插塞553的頂面包括上第一部分554和下第二部分555。在第一方向x上，第一部分554的寬度可大於第二部分555的寬度。虛擬接觸插塞553的第二部分555的底面與基板510的頂面接觸，圖案化第二部分555的側壁，並且其與已分開的半導體層521的側壁和金屬半導體混合物層522的側壁接觸。
在層間電介質530上分別形成連接至第一接觸插塞551及第二接觸插塞552之第一導電圖案561和第二導電圖案562。第一導電圖案561和第二導電圖案562可為金屬線或金屬墊。
在將電信號供應至第一導電圖案561和/或第二導電 圖案562時，電流流經第一導電圖案561和第二導電圖案562。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案561並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案562時，電流以如下之方向及路徑流動：第二導電圖案562→第二接觸插塞552→熔絲結構520的金屬半導體混合物522→虛擬接觸插塞553的第二部分555→熔絲結構520的金屬半導體混合物522→第一接觸插塞551→第一導電圖案561。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案561→第一接觸插塞551→熔絲結構520的金屬半導體混合物522→虛擬接觸插塞553的第二部分555→熔絲結構520的金屬半導體混合物522→第二接觸插塞552→第二導電圖案562。在與虛擬接觸插塞553接觸的金屬半導體混合物層522的區域之中，在鄰近供應有高信號電壓的第二導電圖案562(或第二接觸插塞552)的區域之上，對應於電流之電子遷移會增加，因此可更迅速地截斷金屬半導體混合物層522。舉例來說，可以在金屬半導體混合物層522的橫截面面積減小的區域中更迅速地截斷金屬半導體混合物層522。
參照圖22至圖26，根據本發明的第六示例性實施例介紹另一半導體裝置及其形成方法。
參照圖22和圖23，於基板610中形成熔絲結構620。熔絲結構620可在絕緣層上形成(此絕緣層形成於基板610中)，並且其可在第一方向x上延長。熔絲結構620可包括 下半導體層621及上金屬半導體混合物層622。換言之，藉由分別堆疊半導體層621及金屬半導體混合物層622可形成熔絲結構620。舉例來說，半導體層621可包括多晶矽，並且金屬半導體混合物層622可包括金屬矽化物。舉例來說，藉由在多晶矽上形成金屬層其後實施退火製程，可形成金屬矽化物。金屬矽化物可包括諸如矽化鈷和/或矽化鎳。包括熔絲結構620的層間電介質630可於基板610中形成。舉例來說，層間電介質630可包括藉由化學氣相沈積(CVD)製程而獲得之氧化矽材質。
參照圖22和圖24，蝕刻層間電介質630以形成第一接觸窗641、第二接觸窗642及第三接觸窗的第一區域644，以便其暴露熔絲結構620。可同時地或依序地形成第一接觸窗641、第二接觸窗642和第三接觸窗的第一區域644。舉例來說，在形成第一接觸窗641和第二接觸窗642之後可形成第三接觸窗的第一區域644。形成第三接觸窗的第一區域644之步驟可包括蝕刻層間電介質630之步驟和蝕刻金屬半導體混合物層622之步驟。可用相同的蝕刻條件(例如蝕刻氣體)或不同的蝕刻條件蝕刻層間電介質630以及蝕刻金屬半導體混合物層622。並且，可藉由對層間電介質630進行過蝕刻來完成對金屬半導體混合物層622的蝕刻。結果，金屬半導體混合物層622的部分是凹陷的，並且第三接觸窗的第一區域644的底面的位置低於金屬半導體混合物層622的頂面。舉例來說，第三接觸窗的第一區域644的底面可介於金屬半導體混合物層622的 底面和頂面之間。
參照圖22和圖25，蝕刻熔絲結構620以形成第三接觸窗的第二區域645，使其暴露基板610。換言之，形成第三接觸窗643之步驟可包括蝕刻層間電介質630的部分及金屬半導體混合物層622的部分以形成第一區域644之步驟，並且可包括蝕刻熔絲結構620以形成第二區域645之步驟。熔絲結構20可被第三接觸窗643分為兩個部分。在第一方向x上，第一區域644的寬度可大於第二區域645的寬度。
第一至第三接觸窗641、642及643在第一方向上分別以第一接觸窗641、第三接觸窗643及第二接觸窗642之順序排列。換言之，第三接觸窗643可形成於第一接觸窗641和第二接觸窗642之間。於此方法中，第一接觸窗641和第二接觸窗642可暴露熔絲結構620的兩端，並且第三接觸窗643可暴露熔絲結構620之中心部。在第二方向y上，第三接觸窗643的寬度WH可大於熔絲結構620的寬度WF。
參照圖22和圖26，第一接觸插塞651、第二接觸插塞652及虛擬接觸插塞653分別在第一至第三接觸窗641、642及643中形成，以連接至熔絲結構620。虛擬接觸插塞653形成於第一接觸插塞651和第二接觸插塞之間。換言之，第一接觸插塞651和第二接觸插塞652設置於熔絲結構620的兩端，並且虛擬接觸插塞653設置於熔絲結構620的中心部。
可同時地形成第一接觸插塞651、第二接觸插塞652及虛擬接觸插塞653。舉例來說，可藉由在包括第一至第三接觸窗641、642及643的層間電介質630上形成傳導層且其後實施平坦化製程以暴露層間電介質630的頂面來形成第一接觸插塞651、第二接觸插塞652及虛擬接觸插塞653。舉例來說，第一接觸插塞651、第二接觸插塞652及虛擬接觸插塞653可包括鎢。另外，在形成第一接觸插塞651、第二接觸插塞652及虛擬接觸插塞653之前，更可沿第一至第三接觸窗641、642及643的內表面形成阻障金屬層。阻障金屬層可包括諸如Ti和/或TiN。在第二方向y上，虛擬接觸插塞653的寬度WP可大於熔絲結構620的寬度WF。
虛擬接觸插塞653包括上第一部分654和下第二部分655。在第一方向x上，第一部分654的寬度可大於第二部分655的寬度。虛擬接觸插塞的第二部分655的底面與基板610的頂面接觸，並且可圖案化第二部分655的側壁，以使其與已分開的半導體層621的側壁和金屬半導體混合物層622的底部側壁接觸。
分別地，在層間電介質630上形成第一導電圖案661和第二導電圖案662，並且將其連接至第一接觸插塞651和第二接觸插塞652。第一導電圖案661和第二導電圖案662可為金屬線或金屬墊。
在將電信號供應至第一導電圖案661和/或第二導電圖案662時，電流流經第一導電圖案661和第二導電圖案 662。電子在與電流流動相反之方向上移動。舉例來說，在將第一信號電壓供應至第一導電圖案661並且將大於第一信號電壓之第二信號電壓供應至第二導電圖案662時，電流以如下之方向及路徑流動：第二導電圖案662→第二接觸插塞652→熔絲結構620的金屬半導體混合物622→虛擬接觸插塞653的第二部分655→熔絲結構620的金屬半導體混合物622→第一接觸插塞651→第一導電圖案661。電子在與電流流動相反的方向上移動，其方向及路徑為：第一導電圖案661→第一接觸插塞651→熔絲結構622的金屬半導體混合物→虛擬接觸插塞的第二部分655→熔絲結構622的金屬半導體混合物→第二接觸插塞652→第二導電圖案662。在與虛擬接觸插塞653接觸的金屬半導體混合物層622的區域之中，在鄰近供應有高信號電壓的第二導電圖案662(或第二接觸插塞652)的區域之上，對應於電流之電子遷移會增加，因此可更迅速地截斷金屬半導體混合物層622。舉例來說，可在金屬半導體混合物層622的橫截面面積減小的區域中更迅速地截斷金屬半導體混合物層622。
根據本發明的示例性實施例，因虛擬接觸插塞與其它接觸插塞同時地形成，故可無需進行額外的製程來形成虛擬接觸插塞。
如在本發明的示例性實施例中所介紹，由於在與虛擬接觸插塞接觸(或鄰近於虛擬接觸插塞)之區域中的電子遷移增加，故可快速和有效地截斷熔絲結構。
在介紹了本發明的示例性實施例之後，更應值得注意的是，對於彼等本領域熟知此項技藝者而言，在不背離本發明的精神和範圍的前提下，可對本發明作出各種修改，而本發明之精神和範圍藉由附加的申請專利範圍之界線(metes and bounds)所限定。
110‧‧‧基板
120‧‧‧熔絲結構
121‧‧‧半導體層
122‧‧‧金屬半導體混合物層
130‧‧‧層間電介質
141‧‧‧第一接觸窗
142‧‧‧第二接觸窗
143‧‧‧第三接觸窗
151‧‧‧第一接觸插塞
152‧‧‧第二接觸插塞
153‧‧‧虛擬接觸插塞
161‧‧‧第一導電圖案
162‧‧‧第二導電圖案
210‧‧‧基板
220‧‧‧熔絲結構
221‧‧‧半導體層
222‧‧‧金屬半導體混合物層
230‧‧‧層間電介質
241‧‧‧第一接觸窗
242‧‧‧第二接觸窗
243‧‧‧第三接觸窗
251‧‧‧第一接觸插塞
252‧‧‧第二接觸插塞
253‧‧‧虛擬接觸插塞
261‧‧‧第一導電圖案
262‧‧‧第二導電圖案
310‧‧‧基板
320‧‧‧熔絲結構
321‧‧‧半導體層
322‧‧‧金屬半導體混合物層
330‧‧‧層間電介質
341‧‧‧第一接觸窗
342‧‧‧第二接觸窗
343‧‧‧第三接觸窗
351‧‧‧第一接觸插塞
352‧‧‧第二接觸插塞
353‧‧‧虛擬接觸插塞
361‧‧‧第一導電圖案
362‧‧‧第二導電圖案
410‧‧‧基板
420‧‧‧熔絲結構
421‧‧‧半導體層
422‧‧‧金屬半導體混合物層
430‧‧‧層間電介質
441‧‧‧第一接觸窗
442‧‧‧第二接觸窗
443‧‧‧第三接觸窗
444‧‧‧第三接觸窗的第一區域
445‧‧‧第三接觸窗的第二區域
451‧‧‧第一接觸插塞
452‧‧‧第二接觸插塞
453‧‧‧虛擬接觸插塞
454‧‧‧第一部分
455‧‧‧第二部分
461‧‧‧第一導電圖案
462‧‧‧第二導電圖案
510‧‧‧基板
520‧‧‧熔絲結構
521‧‧‧半導體層
522‧‧‧金屬半導體混合物層
530‧‧‧層間電介質
541‧‧‧第一接觸窗
542‧‧‧第一接觸窗
543‧‧‧第三接觸窗
544‧‧‧第一部分
545‧‧‧第二部分
551‧‧‧第一接觸插塞
552‧‧‧第二接觸插塞
553‧‧‧虛擬接觸插塞
554‧‧‧第一部分
555‧‧‧第二部分
561‧‧‧第一導電圖案
562‧‧‧第二導電圖案
610‧‧‧基板
620‧‧‧熔絲結構
621‧‧‧半導體層
622‧‧‧金屬半導體混合物層
630‧‧‧層間電介質
641‧‧‧第一接觸窗
642‧‧‧第一接觸窗
643‧‧‧第三接觸窗
644‧‧‧第三接觸窗的第一區域
645‧‧‧第三接觸窗的第一區域
651‧‧‧第一接觸插塞
652‧‧‧第二接觸插塞
653‧‧‧虛擬接觸插塞
654‧‧‧第一部分
655‧‧‧第二部分
661‧‧‧第一導電圖案
662‧‧‧第二導電圖案
WF‧‧‧熔絲結構的寬度
WH‧‧‧第三接觸窗的寬度
WP‧‧‧虛擬接觸插塞的寬度
圖1是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖2至圖4是沿圖1的線I－I’及線II－II’截取之剖視圖。
圖5是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖6至圖8是沿圖5的線I－I’及線II－II’截取之剖視圖。
圖9是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖10至圖12是沿圖9的線I－I’及線II－II’截取之剖視圖。
圖13是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖14至圖17是沿圖13的線I－I’及線II－II’截取之剖視圖。
圖18是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖19至圖21是沿圖18的線I－I’及線II－II’截取之剖視圖。
圖22是繪示了根據本發明的示例性實施例的半導體裝置及其形成方法之平面圖。
圖23至圖26是沿圖22的線I－I’及線II－II’截取之剖視圖。
110‧‧‧基板
120‧‧‧熔絲結構
121‧‧‧半導體層
122‧‧‧金屬半導體混合物層
130‧‧‧層間電介質
141‧‧‧第一接觸窗
142‧‧‧第二接觸窗
143‧‧‧第三接觸窗
151‧‧‧第一接觸插塞
152‧‧‧第二接觸插塞
153‧‧‧虛擬接觸插塞
161‧‧‧第一導電圖案
162‧‧‧第二導電圖案

Claims (20)

  1. 一種半導體裝置，包括：熔絲結構，設置在基板之上；層間電介質，設置在所述熔絲結構之上；第一接觸插塞、第二接觸插塞及虛擬接觸插塞，穿過所述層間電介質，並且其中所述第一接觸插塞、所述第二接觸插塞及所述虛擬接觸插塞中的每一者均連接於所述熔絲結構；第一導電圖案和第二導電圖案，設置在所述層間電介質之上以暴露所述虛擬接觸插塞的頂面，所述第一導電圖案和所述第二導電圖案分別電性連接於所述第一接觸插塞和所述第二接觸插塞。
  2. 如申請專利範圍第1項所述之半導體裝置，其中所述虛擬接觸插塞在所述第一接觸插塞和所述第二接觸插塞之間。
  3. 如申請專利範圍第1項所述之半導體裝置，其中所述熔絲結構在接觸所述虛擬接觸插塞底面的部分具有較小的厚度。
  4. 如申請專利範圍第1項所述之半導體裝置，其中所述虛擬接觸插塞穿過所述熔絲結構。
  5. 如申請專利範圍第1項所述之半導體裝置，其中所述虛擬接觸插塞的寬度大於所述熔絲結構的寬度。
  6. 如申請專利範圍第1項所述之半導體裝置，其中所述熔絲結構包括下半導體層和上金屬半導體混合物層。
  7. 如申請專利範圍第6項所述之半導體裝置，其中所述虛擬接觸插塞的底面的位置介於所述上金屬半導體混合物層的底面和頂面之間。
  8. 如申請專利範圍第6項所述之半導體裝置，其中所述虛擬接觸插塞穿過所述上金屬半導體混合物層。
  9. 如申請專利範圍第6項所述之半導體裝置，其中所述虛擬接觸插塞包括上第一部分和下第二部分，所述上第一部分的寬度大於所述下第二部分的寬度。
  10. 如申請專利範圍第9項所述之半導體裝置，其中所述下第二部分穿過所述下半導體層。
  11. 如申請專利範圍第9項所述之半導體裝置，其中所述上第一部分和下第二部分之邊界面的位置介於所述上金屬半導體混合物層的頂面和底面之間。
  12. 一種半導體裝置的形成方法，包括：在基板上形成熔絲結構；在所述熔絲結構上形成層間電介質；蝕刻所述層間電介質以形成暴露所述熔絲結構的第一接觸窗、第二接觸窗及第三接觸窗；在所述第一接觸窗、第二接觸窗及第三接觸窗中分別形成第一接觸插塞、第二接觸插塞及虛擬接觸插塞，其中所述第一接觸插塞、所述第二接觸插塞及所述虛擬接觸插塞中之每一者均連接於所述熔絲結構；以及在所述層間電介質上形成第一導電圖案和第二導電圖案以暴露所述虛擬接觸插塞的頂面，所述第一導電圖案和 所述第二導電圖案分別電性連接至所述第一接觸插塞和所述第二接觸插塞。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中所述第三接觸窗形成於所述第一接觸窗和所述第二接觸窗之間。
  14. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中形成所述第三接觸窗包括蝕刻所述熔絲結構，並且所述第三接觸窗暴露所述基板。
  15. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中所述熔絲結構分為彼此分隔的兩部分，並且形成所述第三接觸窗包括蝕刻插置於所述分開的兩個部分之間的所述層間電介質。
  16. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中藉由堆疊下半導體層和上金屬半導體混合物層來形成所述熔絲結構。
  17. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中所述第三接觸窗的底面的位置介於所述上金屬半導體混合物層的底面和頂面之間。
  18. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中所述第三接觸窗包括上第一區域和下第二區域，並且所述上第一區域的寬度大於所述下第二區域的寬度。
  19. 如申請專利範圍第18項所述之半導體裝置的形成方法，其中所述上第一區域和所述下第二區域的邊界面的 位置介於所述上金屬半導體混合物層的底面和頂面之間。
  20. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中所述第三接觸窗穿過所述上金屬半導體混合物層。
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