TWI666756B - 一種電熔絲結構及其製造方法 - Google Patents

Abstract

本發明提供一種電熔絲結構，包含：基材與其上之摻雜層、隔離結構於摻雜層之間、金屬矽化物層於摻雜層上、純金屬層於隔離結構上、第一金屬層於金屬矽化物層之一側上、第二金屬層於金屬矽化物層之另一側上、第一接觸插塞電性連接金屬矽化物層之一側與第一金屬層，以及第二接觸插塞電性連接金屬矽化物層之另一側與第二金屬層。本發明還提供一種電熔絲結構之製造方法。

Description

一種電熔絲結構及其製造方法

本發明是有關於一種電熔絲結構及其製造方法，尤其是關於一種具有良好熔斷效果之電熔絲結構及其製造方法。

在製造半導體裝置時，執行在晶圓表面形成導電性膜，藉微影、蝕刻等形成佈線層之製程、佈線層上形成層間絕緣膜之製程等，透過這些製程，在晶圓表面產生由金屬等之導電體或絕緣體構成之凹凸。近年來，以半導體積體電路之高密度化為目的，佈線微細化或多層佈線化正進展中，但就因如此，將晶圓表面之凹凸平坦化之技術漸趨重要。

一般來說隨著半導體製程的微小化以及複雜度的提高，半導體元件也變得更容易受各式缺陷或雜質所影響，因此在製作金屬連線、二極體或電晶體元件之外，還會額外在積體電路中形成一些可熔斷的連接線(fusible links)，也就是電熔絲(efuse)，以確保積體電路的可利用性。

電熔絲之應用例如可以連接積體電路中的冗餘電路(redundancy circuit)，一旦檢測發現電路具有缺陷時，這些連接線就可用於修復(repairing)或取代有缺陷的電路。以記憶體(memory)的結構為例，習知製程會於結構的最上層製作 一些熔絲的結構，其作用在於當記憶體完成時，若其中有部分記憶胞、字元線(word line)或導線之功能有問題時，就可以利用熔絲跳接另一些冗餘的(redundant cells)的記憶胞、字元線或導線來取代之。另外，目前的熔絲設計更可以提供程式化(programming elements)的功能，以使各種客戶可依不同的功能設計來程式化電路。例如，為了節省研發與製作成本，晶圓廠便可以利用金屬連線與記憶陣列內每個電晶體相連接，並在連接線中增加一個程式化連結性元件，待半導體晶片製作完成後，再由外部進行資料輸入，以獨特化各個標準晶片成各式產品晶片。

以目前應用來說，晶片會在低電壓的環境下進行操作，如何在低電壓操作下使晶片電熔絲使用時能否具有適當的電阻值，並且在熔斷(blow)時是否能有效阻斷電路，對於產品的效能與應用有著絕對的關係。而以目前習知的製程與結構來看，尚有需要改善的地方。

本發明提供一種電熔絲結構，包含：基材；摻雜層，位於基材上；隔離結構，位於基材上與摻雜層之間；金屬矽化物層，位於摻雜層上；純金屬層，位於隔離結構上；第一金屬層，位於金屬矽化物層之第一側上；第二金屬層，位於金屬矽化物層之遠離第一側之第二側上，其中第一側與第二測係以純金屬層分界；第一接觸插塞，位於第一金屬層與金屬矽化物層之間，電性連接金屬矽化物層之第一側與第一金屬層；以及第二接觸插塞，位於第一金屬層與金屬矽化物層之間，電性連接金屬矽化物層之第二側與第二金屬層。

在本發明的較佳實施例中，上述之基材包含元件 層以及氧化層，位於元件層上、元件層與摻雜層之間。

在本發明的較佳實施例中，上述之摻雜層可以包含不同之摻雜型。

在本發明的較佳實施例中，上述之摻雜層之不同摻雜型分別位於隔離結構靠近第一接觸插塞之部分摻雜層，以及位於隔離結構靠近第二接觸插塞之間之部分摻雜層。

在本發明的較佳實施例中，上述之純金屬層僅覆蓋隔離結構。

在本發明的較佳實施例中，上述之純金屬層覆蓋隔離結構以及部分金屬矽化物層。

在本發明的較佳實施例中，上述之純金屬層所含之金屬成分與金屬矽化物層所含之金屬成分相同。

在本發明的較佳實施例中，上述之第一接觸插塞為單數個，且第二接觸插塞為複數個。

在本發明的較佳實施例中，上述之金屬矽化物層與金屬層共同形成電熔絲，並且電熔絲僅覆蓋部分之摻雜層。

在本發明的較佳實施例中，上述之金屬矽化物層與金屬層共同形成電熔絲，並且電熔絲完整覆蓋摻雜層。

在本發明的較佳實施例中，上述之電熔絲結構還包含外側隔離結構，位於該基材上、該摻雜層之相對兩側。

本發明還提供一種電熔絲結構的製造方法，步驟包含：提供基材；形成摻雜層與隔離結構於基材上，其中隔離結構位於摻雜層之間；形成純金屬層於隔離結構上與金屬矽化物層於摻雜層上；形成第一接觸插塞與第二接觸插塞，分別電性連結於金屬矽化物層之第一側與遠離第一側之一第二側，其中第一側與第二側以隔離結構做分界；以及形成第一金屬層與第二金屬層，其中第一接觸插塞電性連接金屬矽化物層之第一側與第一金屬層，第二接觸插塞電性連接金屬 矽化物層之第二側與第二金屬層。

在本發明的較佳實施例中，上述之基材包含元件層以及氧化層，形成於元件層上、元件層與摻雜層之間。

在本發明的較佳實施例中，上述之摻雜層之形成方法，包含步驟：形成多晶矽層於基材上；圖案化多晶矽層，形成一具有一暴露基材之開口之圖案化多晶矽層；以及對圖案化多晶矽層進行離子佈植步驟。

在本發明的較佳實施例中，上述之離子佈植步驟包含：進行第一離子佈植步驟，使第一部份之該摻雜層為第一摻雜型；以及進行第二離子佈植步驟，使第二部份之該摻雜層為第二摻雜型。

在本發明的較佳實施例中，上述之第一部份係位於摻雜層之第一側與開口之間，第二部份係位於摻雜層之第二側與開口之間。

在本發明的較佳實施例中，上述之摻雜層含矽，並且形成純金屬層與金屬矽化物層之方法包含步驟：沉積形成原金屬層於摻雜層與隔離結構上；以及進行熱處理步驟，使位於摻雜層上之部分原金屬層與摻雜層中之矽反應，形成金屬矽化物層，並且同時形成該純金屬層於隔離結構上。

在本發明的較佳實施例中，上述之摻雜層含矽，並且形成純金屬層與金屬矽化物層之方法包含步驟：沉積形成原金屬層於摻雜層與隔離結構上；進行熱處理步驟，使位於摻雜層上之部分原金屬層與摻雜層中之矽反應，形成金屬矽化物層；移除未反應之部分原金屬層；以及形成純金屬層覆蓋隔離結構。

在本發明的較佳實施例中，上述之形成第一接觸插塞與第二接觸插塞之前，還包含步驟：形成中介層於隔離結構、純金屬層與金屬矽化物層上；蝕刻形成複數個通孔於 中介層中；以及形成第一接觸插塞與第二接觸插塞於複數個通孔中。

在本發明的較佳實施例中，上述之電熔絲結構的製程方法，其還包含步驟：形成一保護層於該第一金屬層與該第二金屬層上，其中該保護層之材質可以為低常數介電材質或是超低常數介電材質。

在本發明的較佳實施例中，上述之金屬矽化物層與金屬層共同形成電熔絲，並且電熔絲僅覆蓋部分之摻雜層。

在本發明的較佳實施例中，上述之金屬矽化物層與金屬層共同形成電熔絲，並且電熔絲完整覆蓋摻雜層。

因此本發明能提供一種電熔絲結構與其製造方法，以提供較佳之熔斷效果。依據本發明提供之電熔絲，能在低電壓操作條件下，尤其是操作電壓介於2.5~3伏特之間時，熔斷後有效避免金屬離子殘留，因此能達到較佳之熔斷效果，使熔斷後電阻值至少大於10,000歐姆(Ω)，提供良好之電路阻斷效果。

1‧‧‧基材

2‧‧‧多晶矽層

3、31、32‧‧‧隔離結構

4、8、81、82‧‧‧金屬層

5‧‧‧純金屬層

6‧‧‧中介層

7、71、72‧‧‧接觸插塞

9‧‧‧保護層

11‧‧‧元件層

12‧‧‧氧化層

21‧‧‧圖案化多晶矽層

22‧‧‧摻雜層

41‧‧‧金屬矽化物層

H1‧‧‧開口

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：圖1-5係依據本發明一實施例所繪製，製程步驟之剖面結構圖；圖5a係依據本發明之一實施例所繪製，圖6之俯視結構示意圖；圖5b係依據本發明之一實施例所繪製，圖6之俯視結構示意圖；圖6係依據本發明之一實施例所繪製，圖6所示實施例之後 續製程步驟之剖面結構圖；圖6a係依據本發明之一實施例所繪製，圖6所示實施例之後續製程步驟之剖面結構圖；圖6b係依據本發明之一實施例所繪製，圖6所示實施例之後續製程步驟之剖面結構圖；圖6c係依據本發明之一實施例所繪製，圖7之俯視結構示意圖；圖6d係依據本發明之一實施例所繪製，圖7之俯視結構示意圖；圖6e係依據本發明之一實施例所繪製，圖7b之俯視結構示意圖；圖7-10係依據本發明之一實施例所繪製，圖7所示實施例之後續製程步驟之剖面結構圖；圖10a係依據本發明之一實施例所繪製之電熔絲結構剖面示意圖；以及圖10b係依據本發明之一實施例所繪製之電熔絲結構剖面示意圖。

本發明是在提供一種電熔絲結構與其製造方法，以提供較佳之熔斷效果。依據本發明提供之電熔絲，能在低電壓操作條件下，尤其是操作電壓介於2.5~3伏特之間時，熔斷後有效避免金屬離子殘留，因此能達到較佳之熔斷效果，使熔斷後電阻值至少大於10,000歐姆(Ω)，提供良好之電路阻斷效果。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文以實施例配合所附圖式，做詳細說明。

圖1-10所示為依據本發明一實施例所繪製，不同製 程步驟之剖面結構圖；並且圖5a-5b、圖6a-6e以及圖10a-10b為依據相同製程步驟所提供之不同實施例的剖面與/或俯視結構示意圖。

首先，如圖1所示，提供一基材1，並形成一多晶矽層2於基材1上。基材1可以包含元件層11與位於元件層上之氧化層12，而元件層11可以包含複數個電晶體(transistor)、F-RAM或是其他半導體元件。此實施例雖然同時具有元件層11與氧化層12，但於其他實施例中基材1也可以僅包含元件層11。之後如圖2所示，圖案化上述多晶矽層2以形成圖案化多晶矽層21，其具有一暴露基材1之開口H1以使圖案化多晶矽層21分為不同之部分(此實施例如圖2所示，左邊之圖案化多晶矽層21與右邊之圖案化多晶矽層21)。並且開口H1於多晶矽層21中之水平位置可以依據不同實施例做調整，可以較靠近左側或右側，此實施例則是位於約略中間之位置。如圖3所示，於開口H1中形成隔離結構3，並對圖案化多晶矽層21進行離子佈植，以形成摻雜層22。上述離子佈植製程可以進行於隔離結構3形成之前或是之後，並且不同部份之圖案化多晶矽層21可以具有不同之摻雜型或是相同之摻雜型(因情況需求進行一次或多次離子佈植)。在此實施例中使用相同之P摻雜型。接著如圖4所示，於摻雜層22與隔離結構3遠離基材1之表面上形成原金屬層4，原金屬層4可以為鈷(Co)、鎳(Ni)或其他適合之金屬。接著進行熱處理製程，使原金屬層4與下方之摻雜層22中之矽反應，以形成金屬矽化物層41於摻雜層22上，而位於隔離結構3上方之部分原金屬層4則不會反應形成金屬矽化物。此實施利中，該未反應之部分原金屬層4於熱處理製程後，與其餘未反應之原金屬層4被移除，形成如圖5所示之剖面結構，金屬矽化物層41可以包含多個部分之金屬矽化物層41。於其他實施利中，該未反應之部分原金屬層4可以被保留，直接用做部份之電熔絲結構來使用。並且為方便製程，原金屬層4在可以全面 沉積於基材1上，配合不移除未反應之部分原金屬層4的製程選擇下，需移除電熔絲結構以外之部分原金屬層4，僅保留所需導通之部分來形成電熔絲結構。

前述說明之摻雜層22與金屬矽化物層41係用以電性連接基材1中之不同元件，因此兩者的形狀較佳為長條型，其可以為直線、折線或是曲線等。並且摻雜層22僅覆蓋部份之基材1，而金屬矽化物層41之寬度可以等於或小於摻雜層22之寬度(可使用遮罩或是熱處理後進行移除等方式來調整金屬矽化物層41之寬度)。圖5a-5b為依據本發明不同實施例所繪製，相對應於製程步驟剖面圖圖5之結構俯視圖。本發明之此實施例所形成之金屬矽化物層41完整覆蓋摻雜層22，如圖5a所示；而本發明之另一實施例如圖5b所示，金屬矽化物層41之寬度小於摻雜層22之寬度，亦即金屬矽化物層41僅覆蓋部份之摻雜層22。為簡化說明，將以圖5a之上述實施例進行後續製程說明以及圖式之繪示。

接著如圖6所示，於隔離結構3上形成純金屬層5。純金屬層5之材料可以為鈷(Co)、鎳(Ni)或其他適合之金屬。本發明之上述實施例中，純金屬層5之材料與金屬矽化物層41之金屬成份相同。於本發明另一實施例中，純金屬層5之材料選用適合之任意金屬。另外，純金屬層5覆蓋的範圍可以依需求做調整，只要能將不同部分之金屬矽化物層41做連接，使不同部分之金屬矽化物層41能藉由純金屬層5達到電性連接之效果，純金屬層5與金屬矽化物層41的相對寬度與長度皆可做調整。此實施例中，純金屬層5如圖6所示，僅形成於隔離結構3上，並與金屬矽化物層41相接觸。但依據本發明不同之實施例，純金屬層5在與金屬矽化物41之相同延伸方向上的長度可以做調整。如圖6a所示之本發明一實施例，為確保純金屬層5與金屬矽化物層41之接觸，純金屬層5形成並覆蓋於隔離結構3以及與隔離結構3相鄰之部份金屬矽化物層41上，並且純金屬層5可能因覆蓋之表面不 平整，導致純金屬層5之上表面對應於隔離結構3之部分有些微凹陷；又另一實施例如圖6b所示，純金屬層5形成並完整覆蓋於隔離結構3與金屬矽化物層41上，並且純金屬層5可能因覆蓋之表面不平整，導致純金屬層5之上表面對應於隔離結構3之部分有些微凹陷。此外，形成純金屬層5後可以選擇性地進行一平坦化製程，以使圖6中之純金屬層5與金屬矽化物層41之上表面共平面，或於圖6a與6b所示的實施例中，進行平坦化製程使純金屬層5之上表面平坦化。另一方面，純金屬層5在與金屬矽化物41之延伸方向垂直之方向上的長度(即純金屬層5的寬度)來說，可以小於或等於金屬矽化物層41。本發明之上述實施例中如圖6c所示，純金屬層5僅位於隔離結構3上，並且純金屬層5寬度等於金屬矽化物層41之俯視結構圖；而本發明之其他實施例中，純金屬層5僅位於隔離結構3上，並且如圖6d所示之俯視結構圖，純金屬層5寬度小於金屬矽化物層41；又本發明另一實施例中如圖6e所示，純金屬層5覆蓋於隔離結構3與金屬矽化物層41上，並且寬度小於金屬矽化物層41。其他變化可依本發明提供之概念推知，在此不再做敘述。

為方便理解，後續製程步驟剖面圖僅以圖6所示之實施例做後續製程的說明，但本案所提供之圖式並非用以限制本發明。在符合本發明概念的前提下，本文所述之元件結構與形狀皆可依需求做適當調整。

如圖7所示，形成中介層6於該金屬矽化物層41與該純金屬層5上，之後如圖8所示，於中介層6中形成複數個接觸插塞7。複數個接觸插塞7中，包含至少一個第一接觸插塞71與至少一個第二接觸插塞72，用以於使用時分別連接陰極與陽極。如圖9所示之實施例，其具有一個第一接觸插塞71用以電性連接陰極，並且具有二個第二接觸插塞72用以電性連接陽極。於本發明其他實施例中，第一接觸插塞71與第二接觸插塞72皆為 複數個，也可以皆為單數個。且為使陰極與陽極之間能形成通路，第一接觸插塞71電性連接於金屬矽化物層41(圖中之左側)，第二接觸插塞72電性連接於金屬矽化物層41之遠離第一側之第二側(圖中之右側)，其中金屬矽化物層41之第一側與第二側係以純金屬層5做為分界。接觸插塞7形成的方法可以為慣用之做法，例如是先形成中介層6於該隔離結構3、該純金屬5層與該金屬矽化物層41上，之後蝕刻形成複數個通孔於該中介層6中，並且形成第一接觸插塞71與第二接觸插塞72於該複數個通孔中。

最後如圖9-10所示，圖9中於接觸插塞7上形成金屬層8，其包含第一金屬層81與第二金屬82。第一金屬層81形成於第一接觸插塞71上，以電性連接第一接觸插塞71；並於第二接觸插塞72上形成第二金屬層82，以電性連接第二接觸插塞72。之後如圖10所示，形成保護層9於第一金屬層81、第二金屬層82與中介層6上。上述中介層6與保護層9可依需要使用低介電(low k)或是超低介電(ultra-low k)常數材料。

本發明所提供之電熔絲係由金屬矽化物層41與純金屬層5共同組成。當提供電壓至本發明提供之電熔絲結構時，因電遷移效用(electromigration)使電熔絲中之金屬離子從陰極被推往陽極，導致電熔絲之電阻值升高，形成斷路。測試結果顯示，金屬矽化物層41形成於摻雜層22上之產品表現優於形成於未摻雜之多晶矽層2上。並且為避免金屬矽化物層41中之金屬離子殘留於摻雜層22上，造成熔斷後可能產生的少量電流導通問題，造成電阻值的下降，摻雜層41中間以隔離結構3做分離，同時形成純金屬層5於隔離結構3上、陰陽極之間，加強電遷移效用所產生的金屬離子推移效果，以確保電熔絲完整熔斷(此處完整熔斷非限定在結構上的斷開，只要熔斷後電阻值能升高到一預設值即可)。

另外，在實際產品應用上，摻雜層22可能需要與其 他元件隔離，因此還可能包含外側隔離結構，位於摻雜層22兩側，並且寬度上與摻雜層22相同或寬於摻雜層22。如圖10a與10b所是，外側隔離結構31與32位於基材1上、摻雜層22兩側，其形成可以是與隔離結構3同時，因此形成如圖10a所示之外側隔離結構31；於本發明另一實施例中，其可以是形成於金屬矽化物層41形成之後，因此會形成如圖10b所示之外側隔離結構32。外側隔離結構之形成步驟順序可依不同製程做調整，只要其能有效達到隔離摻雜層22之功效，皆不脫離本發明之概念。再者，如前所說明，隔離結構3位於摻雜層22之間之水平位置可以調整，並且考慮電遷移效應以及產生熔斷的可能位置，可以將隔離結構3設置在較靠近陽極之一側。

本發明是在提供一種電熔絲結構與其製造方法，以提供較佳之熔斷效果。依據本發明提供之電熔絲，能在低電壓操作條件下，尤其是操作電壓介於2.5~3伏特之間時，熔斷後有效避免習知技術中金屬離子殘留，因此能達到較佳之熔斷效果，使熔斷後電阻值至少大於10,000歐姆(Ω)，提供良好之電路阻斷效果。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明。任何該領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (22)

1. 一種電熔絲結構，其包含：一基材；一摻雜層，位於該基材上；一隔離結構，位於該基材上與該摻雜層之間；一金屬矽化物層，位於該摻雜層上；一純金屬層，位於該隔離結構上；一第一金屬層，位於該金屬矽化物層之一第一側上；一第二金屬層，位於該金屬矽化物層之遠離該第一側之一第二側上，其中該第一側與該第二測係以該純金屬層為分界；一第一接觸插塞，位於該第一金屬層與該金屬矽化物層之間，電性連接該金屬矽化物層之該第一側與該第一金屬層；以及一第二接觸插塞，位於該第二金屬層與該金屬矽化物層之間，電性連接該金屬矽化物層之該第二側與該第二金屬層。
2. 如申請專利範圍第1項所述之電熔絲結構，其中該基材包含：一元件層；以及一氧化層，位於該元件層上、該元件層與該摻雜層之間。
3. 如申請專利範圍第1項所述之電熔絲結構，其中該摻雜層包含不同之摻雜型。
4. 如申請專利範圍第3項所述之電熔絲結構，其中該摻雜層之不同摻雜型分別位於該隔離結構靠近該第一接觸插塞之部分該摻雜層，以及位於該隔離結構靠近該第二接觸插塞之間之部分該摻雜層。
5. 如申請專利範圍第1項所述之電熔絲結構，其中該純金屬層僅覆蓋該隔離結構。
6. 如申請專利範圍第1項所述之電熔絲結構，其中該純金屬層覆蓋該隔離結構以及部分該金屬矽化物層。
7. 如申請專利範圍第1項所述之電熔絲結構，其中該純金屬層所含之金屬成分與該金屬矽化物層所含之金屬成分相同。
8. 如申請專利範圍第1項所述之電熔絲結構，其中該第一接觸插塞為單數個，且該第二接觸插塞為複數個。
9. 如申請專利範圍第1項所述之電熔絲結構，其中該金屬矽化物層與該金屬層共同形成一電熔絲，並且該電熔絲僅覆蓋部分之該摻雜層。
10. 如申請專利範圍第1項所述之電熔絲結構，其中該金屬矽化物層與該金屬層共同形成一電熔絲，並且該電熔絲完整覆蓋該摻雜層。
11. 如申請專利範圍第1項所述之電熔絲結構，其還包含：一外側隔離結構，位於該基材上、該摻雜層之相對兩側。
12. 一種電熔絲結構的製造方法，步驟包含：提供一基材；形成一摻雜層與一隔離結構於該基材上，其中該隔離結構位於該摻雜層之間；形成一純金屬層於該隔離結構上與一金屬矽化物層於該摻雜層上；形成一第一接觸插塞與一第二接觸插塞，分別電性連結於該金屬矽化物層之一第一側與遠離該第一側之一第二側，其中該第一側與該第二側以該隔離結構做分界；以及形成一第一金屬層與一第二金屬層，其中該第一接觸插塞電性連接該金屬矽化物層之該第一側與該第一金屬層，該第二接觸插塞電性連接該金屬矽化物層之該第二側與該第二金屬層。
13. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該基材包含：一元件層；以及一氧化層，形成於該元件層上、該元件層與該摻雜層之間。
14. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該摻雜層之形成方法，包含步驟：形成一多晶矽層於該基材上；圖案化該多晶矽層，形成一具有一暴露該基材之開口之圖案化多晶矽層；以及對該圖案化多晶矽層進行一離子佈植步驟。
15. 如申請專利範圍第14項所述之電熔絲結構的製造方法，其中該離子佈植步驟包含：進行一第一離子佈植步驟，使一第一部份之該摻雜層為第一摻雜型；以及進行一第二離子佈植步驟，使一第二部份之該摻雜層為第二摻雜型。
16. 如申請專利範圍第15項所述之電熔絲結構的製造方法，其中該第一部份係位於該摻雜層之一第一側與該開口之間，該第二部份係位於該摻雜層之一第二側與該開口之間。
17. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該摻雜層含矽，並且形成該純金屬層與該金屬矽化物層之方法包含步驟：沉積形成一原金屬層於該摻雜層與該隔離結構上；以及進行一熱處理步驟，使位於該摻雜層上之部分該原金屬層與該摻雜層中之矽反應，形成該金屬矽化物層，並且同時形成該純金屬層於該隔離結構上。
18. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該摻雜層含矽，並且形成該純金屬層與該金屬矽化物層之方法包含步驟：沉積形成一原金屬層於該摻雜層與該隔離結構上；進行一熱處理步驟，使位於該摻雜層上之部分該原金屬層與該摻雜層中之矽反應，形成該金屬矽化物層；移除未反應之部分該原金屬層；以及形成該純金屬層覆蓋該隔離結構。
19. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中形成該第一接觸插塞與該第二接觸插塞之前，還包含步驟：形成一中介層於該隔離結構、該純金屬層與該金屬矽化物層上；蝕刻形成複數個通孔於該中介層中；以及形成該第一接觸插塞與該第二接觸插塞於該複數個通孔中。
20. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其還包含步驟：形成一保護層於該第一金屬層與該第二金屬層上，其中該保護層之材質可以為低常數介電材質或是超低常數介電材質。
21. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該金屬矽化物層與該金屬層共同形成一電熔絲，並且該電熔絲僅覆蓋部分之該摻雜層。
22. 如申請專利範圍第12項所述之電熔絲結構的製造方法，其中該金屬矽化物層與該金屬層共同形成一電熔絲，並且該電熔絲完整覆蓋該摻雜層。