KR19980020481A - 안티퓨즈의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 낮은 전압에서 필드 프로그램 에이블 게이트 어레이(FPGA : Filed Programmalble Gate Array)에 적당하도록 한 안티퓨즈(Antifuse)의 구조 및 제조 방법에 관한 것이다.
이를 위한 본 발명의 안티퓨즈 구조 및 제조방법은 제1 금속층; 상기 제1 금속층상에 콘택홀을 갖고 상기 콘택홀의 모서리 부분이 라운딩 되도록 형성되는 절연층; 상기 콘택홀에 매립되도록 형성되는 금속 플러그; 상기 금속 플러그 상부 및 상기 라운딩된 절연층의 모서리 부분에 걸치도록 형성되는 반도체층; 상기 반도체층을 포함한 상기 절연층상에 형성되는 제 2 금속층을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 낮은 전압에서 필드 프로그램 에이블 게이트 어레이(FPGA : Filed Programmalble Gate Array)에 적당하도록 한 안티퓨즈(Antifuse)의 구조 및 제조 방법에 관한 것이다.
일반적으로 안티퓨즈는 퓨즈의 반대 개념으로 초기에는 'OFF' 상태로 제작이 된 후, 프로그램(program)에 의해 'ON' 상태가 된다.
즉, 초기 제작시 안티퓨즈는 수 MΩ 이상의 전기저항을 갖는 절연체로 그로그램에 의해 명 백Ω이하의 전기저항을 갖게 되어 'ON' 상태가 된다.
프로그램은 두 전극 사이 즉, 제 1 도전층과 제 2 도전층 사이에 어느 수준 이상의 전압을 인가하면 절연체가 블렉다운(Break down)을 일으켜 이루어진다.
FPGA(Filed Programmalble Gate Array)는 일종의 반주문 형태(Semi-Custom)의 논리 집적회로로서 표준논리 IC에 비하여 개발 기간이 짧고 개발 비용이 낮다는 장점을 갖고 있다.
즉, 기본 논리 소자인 게이트를 한 단위로 하여 병렬로 배치시키고, 배선에 따라 논리회로를 형성함으로써 사용자가 요구하는 형태의 회로를 만들 수 있는 것이다.
FPGA에서 안티퓨즈는 전기적으로 분리된 두 전도선(Conductor)사이에 비정질(Armorphous)실리콘이 형성되어 있는 것으로 비정질 실리콘의 저항값이 높아 평상시에는 절연상태에 있다가 필요에 따라 선택적으로 두 전도선의 전계를 가하여 주면 비정질 실리콘이 녹아 두 전도선이 연결되어 게이트 어레이로 사용하는 것이다. 이하, 첨부된 도면을 참조하여 종래의 안티퓨즈의 구조 및 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 안티퓨즈 제조 방법을 나타낸 공정 단면도이다.
먼저, 도 1a 에 도시 한 바와 같이 제 1 금속층(1)상에 층간 절연을 위한 IMD(Inter Metal Dielectric)층(2)을 형성한다. 이때, 제 1 금속층(1)은 하부 도전용 금속층이다.
이어, 도 1b에 도시 한 바와 같이 IMD층(2)상에 제 1 감광막(도면에 도시하지 않음)을 도포하고 선택적으로 노광 및 현상하여 패터닝 한 후, 건식식각(Dry etch) 공정을 이용하여 상기 제 1 금속층(1)의 표면이 소정부분 노출 되도록 상기 IMD층(2)을 선택적으로 식각하여 비아홀(3)을 형성한다.
이어서 도 1c에 도시한 바와 같이, 상기 제1 감광막을 제거하고, 상기 제 1 금속층(1)을 포함한 IMCD층(2)상에 텅스텐을 증착한 후, 에치-백(etch-back)하여 텅스텐 플러그(w-plug : 4)를 형성한다. 이때, 텅스텐의 두께는 IMD층(3) 사이사이에 매립 될 수 있는 두께로 형성한다.
이어, 도 1d에 도시 한 바와 같이, IMD층(2)을 포ㅎ마한 전면에 안티퓨즈(Antifuse)로 사용할 비정질 실리콘층(5)을 형성하고, 상기 비정질 실리콘층(5)상에 제 2 감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상하여 텅스텐 플러그(4) 상부 및 텅스텐 플러그(4)와 인접한 IMD층(2) 모서리에 걸치도록 패터닝한 후, 상기 제 2 감광막을 마스크로 이용하여 상기 비정질 시리콘층(5)을 선택적으로 제거한다.
이어서 도 1e에 도시 한 바와같이 제 2 감광막을 제거 하고 IMD층(2)을 포함한 비정질 실리콘층(5) 상에 제 2 금속층(6)을 형성한다. 이때, 제 2 금속층(6)은 상부 도전용 금속층이다.
도 2는 종래의 안티퓨즈의 구조를 나타낸 구조 단면도이다.
도 2에 도시한 바와 같이 금속층(1)상에 콘택홀(4) 갖고 형성되는 IMD층(2)과, 상기 콘택홀(4)에 매립되도록 형성되는 텅스텐 플러그(4)와, 상기 텅스텐 플로그(4) 상부 및 턴스텐 플러그(4)와, 인접한 IMD층(2) 모서리에 걸치도록 형성되는 비정질 실리콘층(5)과, 상기 비정질 실리콘층(5)을 포함한 상기 IMD층(2)상에 형성되는 제 2 금속층(6)으로 구성되어 있다.
이와 같이 구성된 종래의 안티퓨즈로 사용할 비정질 실리콘의 동작은 다음과 같다. 제 1 금속층(1) 또는 제 2 금속층(6)에 전압을 가해서 일정한 전압 이상의 전압에서 비정질 실리콘(5)과 제 1 금속층(1) 및 제 2 금속층(6)이 각각 반응해서 실리사이드(Silicide)가 생겨 상기 제 1 금속층(1)과 제 2 금속층(6)에 전류가 흐르게 된다.
도 3은 일반적인 비정질 실리콘의 전류 특성 곡선도이다.
여기서 Vpf는 프로그램 전압(Program Voltage)으로 전압을 가하면 열에 의해서 비정질 실릴콘(5)이 용융하여 배선사이가 숏트가 되어 안티퓨즈가 프로그램되는 전압이고, Ipf는 프로그램된 안티퓨즈에서의 전류이다.
종래의 안티퓨즈이 구조 및 제조방법에 있어서는 다음과 같은 문제점이 있다.
첫째, 비정질 실리콘이 용융되는 것은 전압을 증가함에 따른 열발생에 의해서 금속성분과 반응하여 실리사이드가 형성되어 하부도전용 금속과 상부도전용 금속이 연결되어 금속이 흐르므로 높은 프로그램 전압(Vpf)를 필요로 한다.
즉, 비정질 실리콘층이 평평하기 때문에 전계가 비아홀 전면에 걸려 안티퓨즈를 프로그램 하기 위해서는 높은 전압을 가해줘야 한다.
그러므로 소자가 미세화 되면서 동작전압을 낮아지고 있으며 상기가 같은 높은 프로그램 전압(Vpf)특성은 낮은 전압 동작소자의 제품에는 사용하기가 어렵다.
둘째, 비정질 실리콘층이 평평하기 때문에 비정질 실리콘과 계면을 이루는 텅스텐 플러그의 윗면 및 상부도전용 금속의 아랫면이 평탄하지 못하면 굴곡으로 강한 전계가 작용하여 프로그램 전압(Vpf)의 변화가 심해져 프로그램 특성의 균일성(unifromity)이 나쁘다.
셋째, 비정질 실리콘층의 계면을 평탄하기가 어렵다.
즉, 텅스텐 플러그를 IMD층 사이에 매립하여 에치 시 평탄화 하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 낮은 전압에서 프로그램(program)이 가능하고, 안티퓨즈의 균일성을 향상시키는데 적당하도록한 안티퓨즈의 구조 및 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 안티퓨즈의 제조 방법을 나타낸 공정 단면도
도 2는 종래의 안티퓨즈의 구조를 나타낸 단면도
도 3은 일반적인 비정질 실리콘의 전류 특성 곡성도
도 4는 본 발명의 안티퓨즈의 구조를 나타낸 단면도
도 5a 내지 도 5e는 본 발명의 안티퓨즈의 제조 방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
40 : 제 1 금속층41 : IMD층
42 : 콘택 홀43 : 텅스텐 플러그
44 : 비정질 실리콘45 : 제 2 금속층
본 발명의 안티퓨즈의 구조는 제 1 금속층, 상기 제 1 금속층상에 콘택홀을 갖고 상기 콘택홀의 모서리 부분이 라운딩 되도록 형성되는 절연층, 상기 콘택홀에 매립되도록 형성되는 금속 플러그, 상기 금속 플러그 상부 및 상기 라운딩된 절연층의 모서리 부분에 걸치도록 형성되는 반도체층, 상기 반도체층을 포함한 상기 절연층상에 형성되는 제 2 금속층을 포함하여 구성됨을 특징으로 하고, 상기와 같은 본 발명의 안티퓨즈의 제조방법은 기판에 제 1 금속층을 형성하는 제 1 단계, 상기 기판에 절연층을 형성하고 모서리 부분이 라운딩 되도록 상기 제 1 금속층에 콘택홀을 형성하는 제 2 단계, 상기 콘택홀내에 금속 플러그를 형성하는 제 3 단계, 상기 금속 플러그 상부 및 텅스텐 플러그와 인접한 콘택홀의 모서리 부분의 절연층에 걸치도록 반도체층을 형성하는 제 4 단계, 상기 반도체층을 포함한 상기 절연층상에 제 2 금속층을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 안티퓨즈의 구조 및 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 안티퓨즈의 구조를 나타낸 구조단면도이다.
도 4에 도시한 바와 같이 제 1 금속층(40)상에 콘택홀(42)을 갖고 상기 콘택홀(42)의 모서리 부분이 라운딩(rounding) 되도록 형성되는 IMD층(41)과, 상기 콘택홀(42)에 매립되도록 형성되는 텅스텐 플러그(43)와, 상기 텅스텐 플러그 상부(43) 및 텅스텐플러그(43)와 인접한 라운딩된 IMD층(41) 모서리에 걸치도록 형성되는 비정질 실리콘(44)과, 상기 비정질 실리콘(44)을 포함한 IMD층(41)상의 일정영역에 형성되는 제 2 금속층(45)으로 구성되어 있다.
도 5a 내지 도 5e는 본 발명의 안티퓨즈의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이 제 1 금속층(40)상에 층간 절연을 위한 IMD(Inter Metal Dielectrion)층(41)을 형성한다. 이때 제 1 금속층(410)은 하부 도전용 금속층이다.
이어 도 5b에 도시한 바와 같이 IMD층(41)상에 제 1 감광막(도면에 도시하지 않음)을 도포하고 선택적으로 노광 및 현상하여 패터닝 한후, 습식식각(wet-etch)과 건식식각(dry-etch) 공정을 이용하여 상기 제 1 금속층(40)의 표면이 소정부분 노출되고 상기 IMD층(41)을 라운딩 되도록 선택적으로 식각하여 비아 홀(via hole) 즉 콘택홀(42)을 형성한다.
이어서 도 5c에 도시한 바와 같이 상기 제 1 감광막을 제거하고 상기 제 1 금속층(40)을 포함한 IMD층(41)상에 텅스텐을 증착한 후 에치-백하여 텅스텐 플러그(43)를 형성한다. 이때 텅스텐의 두께는 IMD층(41) 사이 사이에 매립될 수 있도록 한다.
이어 도 5d에 도시한 바와 같이 IMD층(41)을 포함한 안티퓨즈를 사용할 비정질 실리콘층(44)을 형성하고 상기 비정질 실리콘층(44)상에 제 2 감광막(도면에 도기하지 않음)을 도포한 후, 노광 및 현상하여 텅스텐 플러그(43) 상부 및 텅스텐 플러그(43)와 인접한 라운딩될 IMD층(41) 모서리에 걸치도록 패터닝 한다. 그리고 상기 제2 감광막을 마스크로 이용하여 상기 비정질 실리콘층(44)을 선택적으로 제거한다.
이어서 도 5e에 도시한 바와 같이 제 2 감광막을 제거하고 IMD층(41)을 포함한 비정질 실리콘층(44)상에 제 2 금속층(45)을 형성한다. 이때 제 2 금속층(45)은 상부도전용 금속층이다.
본 발명의 안티퓨즈의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 안티퓨즈 프로그램시 라운딩된 콘택홀 부위로 강한 전계가 작용하여 라운딩된 부위의 비정질 실리콘이 쉽게 용융되어 안티퓨즈 프로그램이 낮은 전압에서도 가능한다. 그러므로 프로그램 전압(Vpf) 특성이 낮은 전압 소자의 제품에도 적용이 가능하다.
둘째, 강한 전계가 라운딩된 부분에 걸리기 때문에 비정질 실리콘 계면의 평탄로에 따른 프로그램 전압(Vpf)의 변화가 심하지 않다.
Claims (5)
- 제 1 금속층;상기 제 1 금속층상에 콘택홀을 갖고 상기 콘택홀의 모서리 부분이 라운딩 되도록 형성되는 절연층;상기 콘택홀에 매립되도록 형성되는 금속 플러그;상기 금속 플러그 상부 및 상기 라운딩된 절연층의 모서리 부분에 걸치도록 형성되는 반도체층;상기 반도체층을 포함한 상기 절연층상에 형성되는 제 2 금속층을 포함하여 구성됨을 특징으로 하는 안티퓨즈의 구조.
- 제 1 항에 있어서,절연층은 IMD층으로 구성되는 것을 특징으로 하는 안티퓨즈의 구조.
- 제 1 항에 있어서,상기 금속 플러그는 텅스텐으로 형성됨을 특징으로 하는 안티퓨즈의 구조.
- 제 1 항에 있어서,반도체층과 비정질 실리콘으로 형성됨을 특징으로 하는 안티퓨즈의 구조.
- 기판에 제 1 금속층을 형성하는 제 1 단계;상기 기판에 절연층을 형성하고 모서리 부분이 라운딩 되도록 상기 제 1 금속층에 콘택홀을 형성하는 제 2 단계;상기 콘택홀내에 금속 플러그를 형성하는 제 3 단계;상기 금속 플러그 상부 및 텅스텐 플러그와 인접한 콘택홀의 모서리 부분의 절연층에 걸치도록 반도체층을 형성하는 제 4 단계;상기 반도체층을 포함한 상기 절연층상에 제 2 금속층을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 안티퓨즈의 제조방법.
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| KR19980020481A true KR19980020481A (ko) | 1998-06-25 |
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| KR1019960038973A KR100205340B1 (ko) | 1996-09-09 | 1996-09-09 | 안티퓨즈의 구조 및 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396697B1 (ko) * | 2000-12-20 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20040007982A (ko) * | 2002-07-15 | 2004-01-28 | 엘지전자 주식회사 | 조리물 인출장치를 구비한 가스오븐레인지 |
| KR100574475B1 (ko) * | 1998-12-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 메탈산화층을 이용한 앤티퓨즈 형성방법 |
-
1996
- 1996-09-09 KR KR1019960038973A patent/KR100205340B1/ko not_active IP Right Cessation
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| KR100574475B1 (ko) * | 1998-12-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 메탈산화층을 이용한 앤티퓨즈 형성방법 |
| KR100396697B1 (ko) * | 2000-12-20 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20040007982A (ko) * | 2002-07-15 | 2004-01-28 | 엘지전자 주식회사 | 조리물 인출장치를 구비한 가스오븐레인지 |
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| KR100205340B1 (ko) | 1999-07-01 |
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