KR20040069802A - 필드 프로그램에블 게이트 어레이 제조 방법 - Google Patents

Abstract

본 발명은 퓨즈 디스커넥션 전단계인 비아 공정에서 프로그램 오프 라인을 구성하여 FPGA의 신뢰성을 확보할 수 있도록 한 FPGA 제조 방법을 제공하는 것으로, 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제1 금속 배선층을 형성하는 단계; 상기 하부 박막 상부 전면에 제1 IMD막을 증착하여 상기 제1 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계; 상기 제1 IMD막의 상부에 프로그램 오프 라인에 해당하는 영역을 제외한 제1 금속 배선층에 대응되는 비아패턴을 형성하는 단계; 상기 비아패턴을 기반으로 비아를 형성하고, 제1 IMD막 전면에 금속 박막을 증착하고 패터닝하여 상기 비아와 접속되는 제2 금속 배선층을 형성하는 단계; 및 상기 제2 금속 배선층 위에 제2 IMD막을 증착하여 상기 제2 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계를 포함한다.

Description

필드 프로그램에블 게이트 어레이 제조 방법{FIELD PROGRAMMABLE GATE ARRAY MANUFACTURE METHOD}

본 발명은 필드 프로그램에블 게이트 어레이(field programmable gate array, 이하 FPGA라 한다)를 제조하는 방법에 관한 것으로, 더욱 상세하게는 비아가 없는 금속 배선층을 이용하여 FPGA를 제조하는 방법에 관한 것이다.

일반적으로 FPGA는 일종의 반주문 형태(semi-custom)의 논리 집적 회로로써 표준 논리 집적 회로에 비하여 개발 기간이 짧고, 개발 비용이 낮다는 장점이 있다.

즉, 기본 논리 소자인 게이트를 한 단위로 하여 병렬로 배치시키고, 배선에 따라 논리 회로를 형성함으로써 사용자가 요구하는 형태의 논리 집적 회로를 만드는 것이다.

이러한 FPGA에서는 안티 퓨즈(anti-fuse)로 전기적으로 분리된 두 전도선(conductor) 사이에 비정질(amorphous) 실리콘이 형성되어 있으며, 비정질 실리콘의 저항값이 높아 평상시에는 절연 상태를 유지하지만 필요에 따라 선택적으로 두 전도선에 일정 전위 이상의 전계가 가하여지면 비정질 실리콘이 도전체가 되어 두 전도선이 도통되어 게이트 어레이로 사용되어진다. 즉, 안티 퓨즈는 초기 제작시 수 MΩ 이상의 전기 저항을 갖는 절연체로 "오프" 상태를 유지하지만, 프로그램에 의해 몇 백 Ω 이하의 전기 저항을 갖는 도전체가 되어 "온" 상태가 된다.

하지만 이러한 안티퓨즈 방법은 비정질층의 스텝 커버리지(step coverage)에 따라 프로그램 전압특성의 균일성이 나빠질 수 있는 단점이 있다. 따라서 최근에는 이러한 단점을 극복하기 위해 퓨즈를 디스커넥션하는 방법을 통해 프로그램 오프 상태로 만드는 방법이 이용되고 있다.

그러나 이 경우에도 퓨즈 디스커넥션이 이루어지는 영역의 식각공정이 복잡하며 이로 인한 FPGA 소자의 신뢰성에 문제를 야기하게 된다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 퓨즈 디스커넥션 전단계인 비아 공정에서 프로그램 오프 라인을 구성하여 FPGA의 신뢰성을 확보할 수 있도록 한 FPGA 제조 방법을 제공하는 데 있다.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따라 필드 프로그램에블 게이트 어레이를 제조하는 방법을 개략적으로 도시한 공정도이다.

상기와 같은 목적을 달성하기 위하여 본 발명의 제조방법은, 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제1 금속 배선층을 형성하는 단계; 상기 하부 박막 상부 전면에 제1 IMD막을증착하여 상기 제1 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계; 상기 제1 IMD막의 상부에 프로그램 오프 라인에 해당하는 영역을 제외한 제1 금속 배선층에 대응되는 비아패턴을 형성하는 단계; 상기 비아패턴을 기반으로 비아를 형성하고, 제1 IMD막 전면에 금속 박막을 증착하고 패터닝하여 상기 비아와 접속되는 제2 금속 배선층을 형성하는 단계; 및 상기 제2 금속 배선층 위에 제2 IMD막을 증착하여 상기 제2 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계를 포함한다.

여기서 제1 IMD막과 제2 IMD막의 평탄화는 화학 기계적 연마 공정에 의해 실시하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따라 FPGA를 제조하는 방법을 개략적으로 도시한 공정도이다.

먼저 도 1a에 도시한 바와 같이, 반도체 기판(11)의 상면에 게이트(12), 소스(13) 및 드레인(14)으로 구성된 트랜지스터를 형성하고, 이 트랜지스터의 전면에 층간절연막으로 PMD막(15)을 형성한 후 화학 기계적 연마 공정에 의해 평탄화한다. 그리고, PMD막(15)에 형성된 콘택(16)을 통해 PMD막(15) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 콘택 접속된 제1 금속 배선층(17)을 형성한다.

그 다음 도 1b에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 층간 절연막으로 제1 IMD막(18)을 증착하여 제1 금속 배선층(17)의 각 금속 배선 패턴 사이의 갭을 매립한다. 그리고 후속공정의 안정화를 위해 화학 기계적 연마 공정을 이용하여 제1 IMD막(18)을 평탄화한다.

그 다음 도 1c에 도시한 바와 같이, 제1 IMD막(18)에 비아를 형성하기 위해 제1 IMD막(18)의 상면 전체에 비아 패턴(19)을 형성한다. 이때 상기 제1 금속배선층(17)과 후속 공정을 통해 형성될 제2 금속배선층 사이에 디스커넥션이 될 영역(A)은 비아가 형성되지 않도록 비아 패턴(19)을 형성한다.

그리고 도 1d에 도시한 바와 같이, 이러한 비아 패턴(19)을 마스크로 하여 제1 IMD막(18)을 식각하여 비아홀을 형성한 후, 텅스텐으로 비아홀을 매립하여 비아(20)를 형성한다. 비아(20)의 매립후 반도체 기판(11) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착한 후, 패터닝하여 제1 금속 배선층 (17)에 연결된 비아(16)와 접속되는 제2 금속 배선층(21)을 형성한다. 이렇게 제2 금속 배선층(21)이 완성된 후에는 도 1d에 도시한 바와 같이, 프로그램 오프 라인을 형성할 영역(A)에는 비아가 형성된 상태가 아니기 때문에 프로그램 오프 라인 구성에 좀 더 효과적인 접근이 가능하다. 좀 더 상세히 설명하면, 후속 공정 중에서 디스커넥션을 위해서 제2 금속 배선층(21)과 비아(20)를 식각하여 비아홀에 절연물질을 채워넣기 위한 별도의 공정을 진행하지 않아도 되는 것이다.

그 다음 도 1e에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 제2 IMD막(22)을 증착하여 제2 금속 배선층(21)의 각 금속 배선 패턴 사이의 갭을 매립한다.

상기의 실시예에서는 제1 금속 배선층(17)과 제2 금속 배선층(21)에 대해서만 설명하지만, 더 나아가 2층 이상의 다층 금속 배선층에서도 같은 방법에 의해 비아를 형성하지 않고 FPGA를 형성할 수 있다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 퓨즈를 프로그램 오프 상태로 만들기 위해 비아 형성시 프로그램 오프 라인이 될 위치에 해당하는 곳은 비아를 형성하지 않음으로써 프로그램 오프 라인의 구성에 있어서 안정성을 확복하여 FPGA의 신뢰성을 향상시키게 된다.

또한 퓨즈 디스커넥션이 이루어지는 영역의 식각공정이 단순하게 진행되어 생산성을 향상시키게 된다.

Claims (2)

1. 반도체 소자의 회로 형성을 위한 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고 패터닝하여 제1 금속 배선층을 형성하는 단계;

   상기 하부 박막 상부 전면에 제1 IMD막을 증착하여 상기 제1 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계;

   상기 제1 IMD막의 상부에 프로그램 오프 라인에 해당하는 영역을 제외한 제1 금속 배선층에 대응되는 비아패턴을 형성하는 단계;

   상기 비아패턴을 기반으로 비아를 형성하고, 제1 IMD막 전면에 금속 박막을 증착하고 패터닝하여 상기 비아와 접속되는 제2 금속 배선층을 형성하는 단계; 및

   상기 제2 금속 배선층 위에 제2 IMD막을 증착하여 상기 제2 금속 배선층의 각 패턴 사이의 갭을 매립한 후, 평탄화하는 단계

   를 포함하는 필드 프로그램에블 게이트 어레이 제조 방법.
2. 제 1 항에 있어서, 상기 제1 IMD막과 제2 IMD막의 평탄화는 화학 기계적 연마 공정에 의해 실시하는 필드 프로그램에블 게이트 어레이 제조 방법.