KR101159996B1 - 전기적 퓨즈 구조 및 그의 형성 방법 - Google Patents

Abstract

퓨즈 구조가 개시된다. 일 실시예에 따른 퓨즈 구조는 애노드, 캐소드, 상기 애노드와 상기 캐소드 사이에 형성되는 퓨즈 링크, 및 캐소드에 연결된 캐소드 커넥터들을 포함한다. 캐소드 커넥터들은 각각 능동 소자에 연결되는 컨택트의 최소 피처 크기와 동일하거나 약 두 배 이상의 크기를 가진다.

Description

전기적 퓨즈 구조 및 그의 형성 방법 {ELECTRICAL FUSE STRUCTURE AND METHOD OF FORMATION}

본 발명은 일반적으로 퓨즈 구조 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 디바이스에서의 전기적 퓨즈 및 그 형성 방법에 관한 것이다.

반도체 산업에 있어서, 퓨즈는 메모리 리페어(memory repair), 아날로그 저항기 트리밍(analog resistor trimming), 칩 식별(chip identification)과 같은 다양한 목적으로, 집적 회로에 널리 사용되는 구성이다. 예를 들어, 칩의 결함 있는 메모리 셀들을 동일한 칩의 리던던트 셀들(redundant cells)로 교체함으로써, 메모리 생산성을 비약적으로 향상시킬 수 있다. 레이저 빔에 의해서 연결이 해제되는 퓨즈는 레이저 퓨즈(laser fuse)라 불리며, 전류를 흘려주거나 블로잉(blowing)함으로써 연결이 해제되는 퓨즈를 전기적 퓨즈(electrical fuse) 혹은 이퓨즈(e-fuse)라 불린다. 다양한 이용가능성을 가진 집적 회로 내에서 선택적으로 퓨즈를 블로잉함으로써, 전체적인 집적 회로 설계가 경제적으로 이루어질 수 있고, 다양한 제품들에 적용될 수 있다.

이퓨즈(e-fuse)는 집적 회로의 구성에 포함될 수 있고, 이때 퓨즈는 예를 들어, 전자 이동(electro-migration)을 일으킬 수 있을 정도의 충분한 크기를 가진 전류를 흘려주거나, 퓨즈 링크(fuse link)를 녹여서 선택적으로 블로잉할 수 있다. 이에 의하여, 더 큰 저항을 가진 경로 또는 오픈 회로(open circuit)가 형성된다. 그러나, 종래에는 퓨즈를 통해 큰 전류가 흘러버리는 경우, 종래 퓨즈의 캐소드(cathode)로의 접촉(contact)은 문제들을 야기할 수 있었다. 이러한 접촉(contact)은 일반적으로 퓨즈 링크의 축과 나란히, 가장 가까이 형성되며 매우 작은 컨택트 영역(contact area)을 갖는다. 상기 접촉이 퓨즈 링크와 가장 가까이, 그리고 나란히 형성되기 때문에, 퓨즈 링크와 상기 접촉 사이의 저항은, 캐소드의 다른 접촉들과 퓨즈 링크 사이에 형성되는 어떤 저항보다도 매우 작다. 이러한 작은 저항은 대부분의 전류를 그 접촉을 통해 흐르도록 만들어 버린다.

상기 접촉을 통해 더 큰 전류가 흐르면, 퓨즈 링크에 접촉되어 있는 금속의 전자 이동(electro-migration)을 일으킬 수 있다. 퓨즈 링크에 접촉되어 있는 금속의 전자 이동을 일으키게 되면, 큰 전류가 더 큰 저항을 가진 통로나 오픈 회로(open circuit)를 형성하려고 하면, 퓨즈 링크가 다시 회로를 쇼트시킬 수 있다. 이러한 문제는 상온 스토리지(high temperature storage:HTS)나 칩의 베이크 공정 이후에 많이 일어난다. 따라서, 종래 기술의 이러한 문제점을 극복하기 위한, 더욱 내구성이 좋은 퓨즈 구조가 요구된다.

본 발명의 일 실시예에 따른 퓨즈 구조는, 애노드, 캐소드, 상기 애노드와 캐소드 사이에 형성되는 퓨즈 링크, 상기 캐소드와 연결되는 캐소드 커넥터들을 포함한다. 상기 캐소드 커넥터들은 각각 능동 소자와 연결되는 컨택트의 최소 피처 크기(feature size)와 동일하거나 약 두 배 이상이다.

본 발명의 다른 실시예에 따른 퓨즈 구조는, 애노드, 연결된 커넥터들을 가지는 캐소드 및 상기 캐소드와 상기 애노드 사이에 연결되는 퓨즈 링크를 포함한다. 상기 커넥터들 각각의 횡단면(cross-section area)은 능동 소자와 연결되는 커넥터의 횡단면과 동일하거나 크다.

본 발명의 또 다른 실시예에 따른 퓨즈 구조는, 캐소드, 퓨즈 링크, 애노드, 상기 캐소드 상에 구비된 유전체, 상기 캐소드 상에 구비된 유전체 내의 개구부(opening), 상기 개구부들 내에 배치되는 금속 커넥터들을 포함한다. 상기 퓨즈 링크는 상기 캐소드와 상기 애노드 사이에 연결된다. 상기 개구부는 상기 캐소드의 일부분을 노출시키며, 상기 개구부들 각각의 상기 캐소드의 상부 표면에 평행한 횡단면은 최소 피처 크기(minimum feature size)보다 크다.

본 발명의 실시예들 및 그 이점들에 대한 보다 완벽한 이해를 위하여, 이하에서는 아래의 도면들을 참조하면서 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전기적 퓨즈 구조를 나타내는 도면,
도 2는 본 발명의 다른 실시예에 따른 전기적 퓨즈 구조를 나타내는 도면,
도 3은 본 발명의 또 다른 실시예에 따른 전기적 퓨즈 구조를 나타내는 도면,
도 4는 본 발명의 부가적인 실시예에 따른 전기적 퓨즈 구조를 나타내는 도면,
도 5a 내지 도 5f는 본 발명의 일 실시예에 있어서, 전기적 퓨즈 구조를 형성하는 공정을 나타내는 도면, 그리고,
도 6a 내지 도 6f는 본 발명의 다른 실시예들에 있어서, 전기적 퓨즈 구조를 형성하는 공정을 나타내는 도면이다.

이하에서는 본 발명의 실시예들의 제조 및 사용과 관련하여 상세하게 설명한다. 그러나, 본 명세서는 광범위한 특정 컨텍스트들에 포함될 수 있는 다양하게 응용 가능한 기술적 사상을 제공함을 이해하여야 한다. 여기서 설명하는 특정례들은 단순히 본 발명의 제조 및 사용과 관련한 특정 방법들을 설명하기 위해 이용된 것일 뿐이고, 본 발명의 권리 범위를 한정하지 않는다.

본 발명의 실시예들은 반도체 칩 내의 전기적 퓨즈 구조에 대해서 설명될 것이다. 다만, 전기적 퓨즈 구조를 응용하는 다른 실시예들이 고려될 수 있을 것이다.

도 1은 캐소드(12), 퓨즈 링크(14) 및 애노드(16)를 포함하는 퓨즈 구조(10)를 나타낸다. 퓨즈 구조(10)는 구리(copper)와 그와 같은 금속 또는 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi₂), 코발트 실리사이드(CoSi_x), 플라티늄 실리사이드(PtSi₂)와 그와 같은 실리사이드 폴리실리콘(silicided polysilicon)으로 형성될 수 있다. 캐소드(12)는 사각형태의 상부 표면을 가지며, 상기 상부 표면과 연결된 두 개의 컨택트(contacts)(18)를 가진다. 애노드(16)는 깔대기(funnel) 모양의 상부 표면을 가지며, 상기 상부 표면에 연결된 컨택트들(20)을 가진다.

컨택트들(18,20)은 구리, 텅스텐 또는 그와 같은 금속을 포함할 수 있고, 또한, 상기 컨택트들(18,20)을 라이닝(lining)하는, TiN, TaN 또는 그와 물질을 포함하는 확산 방지층(diffusion barrier layer)을 포함할 수 있다. 퓨즈 링크(14)는 캐소드(12)나 애노드(16)의 폭보다는 매우 작은 폭(화살표(22)와 수직방향)을 갖는다. 본 명세서에서는 컨택트들(18,20)로 언급하였으나, 이러한 컨택트들은 비아들(vias) 및/또는 컨택트들(contacts)일 수 있다.

캐소드(12) 내의 컨택트(18)는 트랜지스터 게이터와 같은 칩의 다른 부분의 능동 소자들과 연결된 컨택트들 보다, 캐소드(12)의 상부 표면의 더 큰 영역을 연결하며, 컨택트들(18)은 화살표(22)로 표시된 퓨즈 링크(14)를 통하는 세로축과 나란하거나 교차하지도 않는다. 예를 들어, 점선(26)은 퓨즈 링크(14)의 에지(edge)를 따르는 세로축을 도시하며, 캐소드(12) 내에서 어떤 컨택트들도 연결되지 않는 영역을 정의한다.

다른 실시예들로서, 그리고 도 1에 도시된 실시예를 더욱 상세히 설명하기 위하여 예로서 표기한 치수들은 32nm 기술 노드(technology node)에 따라서 설명되었으나, 그 치수들은 여기 설명된 특정 실시예들에 한정되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 있어서, 다른 기술 노드에 따라서 그 치수들이 다양하게 바뀔 수 있음은 자명하다. 32nm 기술 노드 장치에서의 실시예에서, 애노드(16) 내의 컨택트들(20)은 컨택트 또는 비아(via)일 수 있고, 폭과 높이가 약 40nm인 표면 영역을 가질 수 있다. 그래서, 컨택트들(20)의 영역은 사각형 형태일 수 있다. 컨택트들(20)은 게이트 전극이나 컨택트 또는 금속 라인들과 같이, 실시예의 기술 노드에 대응되는 최소 피처 크기(minium feature size)인 것으로 불려질 수 있다. 예를 들어, 32nm 기술 노드에서, 컨택트 크기는 약 15nm 에서 약 40nm 사이의 임계 치수(critical dimension)를 가질 수 있고, 비아 크기는 약 20nm에서 약 50nm 사이의 임계 치수를 가질 수 있다. 그래서, 컨택트들(20)은 칩의 다른 부분들에서 능동 소자와 연결되는 컨택트의 최소 피처 크기와 같거나 클 수 있다. 또는, 더 나아가 칩의 다른 부분들에서 능동 소자와 연결되는 컨택트의 최소 피처 크기에 약 한 배에서 두 배의 크기를 가질 수 있다. 다른 기술 노드에 있어서의 최소 피처 크기는 다른 임계 치수를 가질 수 있다.

퓨즈 링크(14)는 대략 240nm의 길이 및 약 40nm에서 약 60nm 사이의 폭을 가질 수 있다. 그래서, 퓨즈 링크(14)의 폭은 게이트 전극의 최소 피처 크기와 동일하거나 클 수 있고, 더 나아가, 게이트 전극의 최소 피처 크기의 약 한 배 에서 두 배 사이의 크기일 수 있다. 이와 달리, 퓨즈 링크(14)의 폭은 금속 라인의 폭의 최소 피처 크기와 동일하거나 클 수 있고, 더 나아가, 금속 라인의 폭의 최소 피처 크기의 한 배 내지 두 배의 크기일 수 있다. 캐소드(12)내의 컨택트들(18)은 폭이 약 120nm이고 길이가 약 120nm인 표면 영역을 가질 수 있다. 그래서, 컨택트들(18)의 영역은 사각형의 형태일 수 있고, 칩의 다른 부분에서 능동 소자와 연결하는 컨택트의 최소 피처 크기와 동일하거나, 약 두 배 이상일 수 있고, 더 나아가, 능동 소자를 연결하는 컨택트의 최소 피처 크기의 약 두 배에서 약 네 배의 범위를 가질 수 있다. 이러한 수치는 예컨대, 다른 기술 노드에 따르거나, 다른 설계의 요구나 필요에 따르는 경우 다양하게 변형될 수 있다.

또한, 화살표(22)는 전류가 퓨즈 구조(10)에 인가될 때, 전자가 흐르는 방향을 나타낸다. 그래서, 퓨즈 링크(14)와 각각의 컨택트들(18) 사이의 저항이 모두 동일할 수 있게, 컨택트들(18)과 퓨즈 링크(14) 간의 거리가 동일하다는 것은 당업자에 자명할 것이다. 동일한 저항들은 퓨즈 링크(14)를 통해 흐르는 전류가 각각의 컨택트(18) 사이에서 실질적으로 동일하게 조절되도록 한다. 이는 종래의 단수의 컨택트에 고립될 수 있는 큰 전류를 감소시킬 수 있다. 나아가, 컨택트들(18)의 컨택트 영역들은 훨씬 더 크기 때문에, 전류가 퓨즈 구조에 인가될 때, 하나의 컨택트(18) 내의 전류 밀도가 감소될 수 있다. 이렇게 감소된, 어느 하나의 컨택트(18)를 통해 흐르는 전류의 크기 및 전류 밀도는 일반적으로 퓨즈 구조로 하여금 더욱 강력한 전자 이동 용량(electro-migration capability)을 가지게 하여, 컨택트들(18) 내부 또는 위에 구비되는 금속들이 퓨즈 링크로 이동(migrate)하거나, 퓨즈 구조(10)를 쇼트시킬 가능성을 떨어뜨린다.

도 2 내지 도 4는 또 다른 실시예들을 도시하고 있다. 도 2 내지 도 4에 도시된 실시예들은 리던던시(redundancy)를 위해 더 많은 컨택트들이 필요한 경우 바람직하다. 도 2는 캐소드(32)를 포함하는 퓨즈 구조(30)를 도시한다. 캐소드(32)는 내측 컨택트(34a)와 외측 컨택트(34b)의 1×4 어레이(one-by-four array)를 포함하고, 이를 총체적으로 컨택트들(34)이라고 부르기로 하며, 이들은 또한 비아(via)일 수도 있다. 컨택트들(34)은 퓨즈 링크(14)와 나란히 구비되어 있지 않고, 퓨즈 링크의 세로축으로부터 오프셋(offset)되어 있다. 내측 컨택트들(34a)은 퓨즈 링크(14)의 세로축 또는 점선(26)으로 정의된 영역으로부터 동일한 거리만큼 떨어져 있고, 외측 컨택트들(34b)은 세로축으로부터 동일한 거리만큼 떨어져 있다. 컨택트들(34)은 더 큰 컨택트 표면 영역을 가진다. 컨택트들(34)은 각각 길이가 약 120nm이고 폭이 약 60nm일 수 있고, 이와 다른 수치들을 가질 수도 있다.

도 3은 캐소드(42)를 포함하는 퓨즈 구조(40)를 도시하고 있다. 캐소드(42)는 2×2 어레이(two-by-two array)의 컨택트들(44)을 포함하고, 이들은 비아(via)일 수도 있다. 컨택트들(44)은 퓨즈 링크(14)와 나란히 있지 않고, 상대적으로 더 큰 컨택트 표면 영역을 가진다. 퓨즈 링크(14)와 더 가까운 두 개의 컨택트들(44)은 퓨즈 링크(14)의 세로축으로부터 동일한 거리만큼 떨어져 있고, 퓨즈 링크(14)로부터 더 먼 두 개의 컨택트들(34)은 세로축으로부터 동일한 거리만큼 떨어져 있다. 컨택트들 각각은 길이가 대략 60nm이고 폭이 약 120nm일 수 있지만, 발명의 범위를 벗어나지 않는 범위 내에서 이와 다른 수치들을 상정할 수 있다.

도 4는 캐소드(52)를 포함하는 퓨즈 구조(50)를 도시하고 있다. 캐소드(52)는 2×4 어레이(two-by-four array)의 컨택트들(54)을 포함하고, 이들은 비아(via)일 수도 있다. 컨택트들(54)은 마찬가지로 퓨즈 링크(14)와 나란히 있지 않고, 상대적으로 더 큰 컨택트 표면 영역을 갖는다. 컨택트들(54)의 대응되는 쌍들은 퓨즈 링크(14)의 세로축으로부터 동일한 거리만큼 떨어져 있다. 컨택트들(54)은 퓨즈 링크(14)의 세로축을 기준으로 서로 반대편에 대칭적으로 정렬되어 있다. 컨택트들(54)은 각각 길이가 약 60nm이고 폭이 약 60nm일 수 있지만, 그 수치는 다양하게 변형될 수 있다.

도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 퓨즈 구조의 형성 방법을 도시하고 있다. 이 도면들은 예컨대 도 1에서 A-A선을 기준으로 한 캐소드(12)와 같이, 퓨즈 구조의 캐소드의 횡단면을 나타낸다. 도 5a에 도시된 바와 같이, 실리콘이나 실리콘-게르마늄, 또는 이와 같은 반도체 기판(102)이 제공된다. 리세스(recess)는 반도체 기판(102)에 식각되며, 유전체(dielectric)는 STI(shallow trench isolation)(104)를 형성하기 위하여 상기 리세스(recess) 내에 형성될 수 있다. 유전체는 상기 반도체 기판(102)을 산화시키거나, 반도체 기판(102) 위에 유전체를 적층시키거나, 이와 유사한 기술로 형성될 수 있다.

도 5b를 참조하면, 블랑켓 적층(blanket deposition)과 같은 공정에 의하여, 금속층이나 폴리실리콘층(polysilicon layer)(106)이 반도체 기판(102) 위에 형성된다. 금속이 사용되는 경우에는, 금속층(106)은 구리나 이와 같은 물질을 포함할 수 있다. 이후 포토레지스트(108)가 상기 STI(104) 위에 형성된 상기 금속층이나 폴리실리콘층(106) 위에 형성된다. 포토레지스트(108)의 상부 표면은 도 1 내지 도 4에 도시된 상부 표면과 유사하게 패터닝될 수 있다. 포토 레지스트(108)의 점선은 이후의 퓨즈 구조 내의 퓨즈 링크의 폭을 나타낸다.

도 5c를 참조하면, 포토레지스트(108)의 패턴이 금속층이나 폴리실리콘층(106) 위에 적용될 수 있도록 식각 공정이 수행된다. 금속층이나 폴리실리콘층(106)의 점선은 캐소드에 연결되는 퓨즈 링크의 폭을 보여준다. 금속층이나 폴리실리콘층(106)에 폴리실리콘이 사용되는 경우, 폴리실리콘은 티타늄이나 코발트, 니켈, 플라티늄 또는 이와 같은 금속을 증착하고, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 플라티늄 실리사이드 또는 이와 다른 유사한 실리사이드들을 생성하기 위해 어닐링(annealing)함으로써 실리사이드화될 수 있다. 이후, 층간 절연층(interlayer dielectric, ILD)과 같은 유전체층(110)이 반도체 기판(102) 위에 증착된다. 포토레지스트(112)는 유전체층(110) 위에 증착되며, 개구부(114)를 통해 잔존하는 금속층이나 폴리실리콘층(106) 위로 유전체층(110)의 일부 영역을 노출시킬 수 있게 패터닝된다.

도 5d를 참조하면, 개구부(116)를 형성하기 위해 유전체층(110) 내에 개구부(114)의 패턴을 형성하기 위한 식각 공정이 수행된다. 이후 패터닝된 개구부(120)를 가지는 패터닝됨과 함께 유전체층(110) 위에 또 다른 포토레지스트(118)가 형성된다. 이후 유전체층(110) 내에 개구부를 형성하여, 개구부들(116)에 순차적으로 형성되는 컨택트들이 서로 연결될 수 있도록 등방성 식각(isotropic etch)이 수행된다. 그래서 이 공정은 이중 다마신(dual damascene) 공정을 사용하게 된다. 그러나, 이와 같은 공정들에 한정되지 않고, 당업자라면 단일 다마신 공정(single damascene process)이나 다른 유사한 공정들이 사용될 수 있음을 즉시 이해할 수 있을 것이다.

도 5e를 참조하면, 등각 확산 방지층(conformal diffusion barrier layer)(122)이 상기 구조 위에 적층되고, 금속(124)이 상기 확산 방지층(122) 위에 적층된다. 확산 방지층(122)은 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride) 또는 이와 같은 이미 알려진 방지층일 수 있다. 금속(124)은 구리나 텅스텐 또는 이와 같은 물질일 수 있다.

도 5f를 참조하면, 화학적 기계적 연마(chemical mechanical polish:CMP)에 의하여, 잉여 금속(124)이 제거되며, 형성된 개구부들 내에 있지 않은 유전체층(110) 위의 확산 방지층(122)이 제거된다. 따라서, 컨택트들(126)은 캐소드인 금속이나 폴리실리콘층(106)과 연결하도록 형성되며, 라인(128)은 컨택트들(126)을 서로 연결하여 금속층간 절연층(intermetal dielectric:IMD)내의 비아들(vias)이 연결될 수 있는 영역을 형성한다. 그래서 컨택트들(126)은 더 큰 접촉 영역을 갖도록 형성될 수 있고, 점선으로 표시된 것과 같이 어떤 퓨즈 링크와도 나란히 정렬되지 않게 된다. 이 공정은 도 1에 도시된 것과 같이 퓨즈 구조(10)의 레이아웃(layout)을 형성시킬 수 있게 되지만, 당업자는 이와 같은 공정의 적절한 변형을 통하여 어렵지 않게, 도 2 내지 도4에 도시된 구성들과 같은 다른 실시예들을 형성할 수 있음을 이해할 수 있을 것이다.

도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 퓨즈 구조의 형성 방법을 나타낸다. 이 도면들은 예컨대 도 1에서 A-A선을 기준으로 한 캐소드(12)와 같이, 퓨즈 구조의 캐소드의 횡단면을 나타낸다. 도 6a에 도시된 바와 같이, 실리콘 산화물(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride)나 이와 같은 물질의 제1 유전체층(202)이 제공된다. 제1 유전체층(202)은 반도체 칩 내의 층간 절연체(ILD)층이나 금속층간 절연체(IMD)층과 같이, 반도체 기판 위에 형성될 수 있다. 포토레지스트(204)는 제1 유전체층(202) 위에 개구부(206)와 함께 패터닝된다. 개구부(206)는 도 1 내지 도 4에서의 상부 표면과 유사하게 패터닝된다. 포토레지스트(204) 내의 세로 점선은 이후 퓨즈 구조 내의 퓨즈 링크의 폭을 나타내며, 가로 점선은 개구부(206)의 다른 영역들 주위의 포토레지스트(204)의 상부 표면을 나타낸다.

도 6b를 참조하면, 제1 유전체층(202)은 개구부(206)가 유전체층(202) 내에 형성될 수 있도록 식각된다. 금속층이나 폴리실리콘층(208)은 블랑켓 적층(blanket deposition)과 같은 방법에 의하여, 제1 유전체층(202) 위에 형성된다.만약 금속이 사용되는 경우라면, 금속층(208)은 구리나 그와 같은 물질을 포함한다. 이후 불필요한 금속이나 폴리실리콘은 화학적 기계적 연마(chemical mechanical polish:CMP)에 의하여 제거된다. 만약 폴리실리콘층(208)으로 폴리실리콘이 사용된 경우라면, 티타늄, 코발트, 니켈, 플라티늄 또는 이와 같은 금속은 폴리실리콘 위에 적층되어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 플라티늄 실리사이드나 이와 다른 유사한 실리사이드들을 형성하기 위해 어닐링될 수 있다.

도 6c를 참조하면, 제2 유전체층(210)이 제1 유전체층(202) 및 금속이나 폴리실리콘(208)위에 적층된다. 제2 유전체층(210)은 ILD층이나 IMD층일 수 있다. 포토레지스트(212)는 제2 유전체층(210)위에 적층되고 잔존하는 금속층이나 폴리실리콘층(208) 위의 유전체층(210)의 일부 영역들을 개구부(214)를 통하여 노출시키기 위하여 패터닝된다.

도 6d를 참조하면, 개구부(218)을 형성하기 위하여 제2 유전체층(210) 내에 개구부(214)의 패턴을 형성하기 위한 식각 공정이 수행된다. 이후 개구부(220)가 패터닝됨과 함께, 제2 유전체층(210) 위에 또 다른 포토레지스트(216)가 형성된다. 이후 제2 유전체층(210) 내에 개구부를 형성하여, 개구부들(218)에 순차적으로 형성되는 컨택트들이 서로 연결될 수 있도록 하기 위한 등방성 식각(isotropic etch)이 수행된다. 그래서 이 공정은 이중 다마신(dual damascene) 공정을 사용하게 된다. 그러나, 이와 같은 공정들에 한정되지 않고, 당업자라면 단일 다마신 공정(single damascene process)이나 다른 유사한 공정들이 사용될 수 있음을 즉시 이해할 수 있을 것이다.

도 6e를 참조하면, 등각 확산 방지층(conformal diffusion barrier layer)(222)이 상기 구조 위에 적층되며, 금속(224)가 상기 확산 방지층(222) 위에 적층된다. 확산 방지층(222)은 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride) 또는 이와 같은 이미 알려진 방지층일 수 있다. 금속(124)은 구리나 텅스텐 또는 이와 같은 물질일 수 있다.

도 6f를 참조하면, 화학적 기계적 연마(chemical mechanical polish:CMP)에 의하여, 불필요한 금속(224)이 제거되며, 형성된 개구부들 내에 있지 않은 제2 유전체층(210) 위의 확산 방지층(222)이 제거된다. 따라서, 비아들(226)은 캐소드인 금속이나 폴리실리콘층(206)과 연결되도록 형성되며, 라인(228)은 비아들(226)을 서로 연결하여 이후의 IMD 층 내의 비아들이 연결될 수 있는 영역을 형성한다. 그래서 비아들(226)은 더 큰 접촉 영역을 갖도록 형성될 수 있고, 점선으로 표시된 것과 같이 어떤 퓨즈 링크와도 나란히 정렬되지 않게 된다. 이 공정은 도 1에 도시된 것과 같이 퓨즈 구조(10)의 레이아웃(layout)을 형성시킬 수 있게 되지만, 당업자는 이와 같은 공정의 적절한 변형을 통하여 어렵지 않게, 도 2 내지 도 4에 도시된 구성들과 같은 다른 실시예들을 형성할 수 있음을 이해할 수 있을 것이다.

상술한 실시예들 및 그 이점들이 상세히 설명되었으나, 청구 범위에 정의된 본 발명의 정신이나 권리범위를 벗어나지 않는 범위내에서 다양한 변화, 대체 또는 교체들이 가능함은 당연하다. 그리고, 본 발명의 권리범위는 상세한 설명에 개시된 공정, 기계, 생산 공정, 물질의 조합, 수단, 방법이나 단계의 특정례에 한정되지 않을 것이다. 당업자가 본 명세서로부터 즉시 알 수 있듯이, 여기서 개시된 실시예들과 실질적으로 동일한 기능을 수행하거나, 동일한 결과를 달성할 수 있는, 현재 존재하거나 앞으로 개발될 공정, 기계, 생산 공정, 물질의 조합, 수단, 방법이나 단계들은 본 발명에 의하여 이용될 수 있을 것이다. 따라서, 청구 범위는 그러한 공정이나 기계, 생산 공정, 물질의 조합, 수단, 방법이나 단계들 역시 권리 범위로서 포함할 수 있을 것이다.

Claims (10)

1. 애노드(anode);
   캐소드(cathode);
   상기 애노드 및 상기 캐소드 사이에 개재되어 있는(interposed) 퓨즈 링크(fuse link); 및
   상기 캐소드와 연결된 캐소드 커넥터들을 포함하고,
   상기 캐소드 커넥터들 각각은, 능동 소자에 연결된 컨택트의 최소 피처 크기(feature size)의 두 배 이상인, 퓨즈 구조.
2. 제1항에 있어서,
   상기 캐소드 커넥터들 각각은 상기 능동 소자에 연결된 상기 컨택트의 최소 피처 크기의 두 배에서 네 배 사이인 것인, 퓨즈 구조.
3. 제1항에 있어서,
   상기 애노드와 연결된 애노드 커넥터들을 더 포함하고,
   상기 애노드 커넥터들 각각은 상기 능동 소자에 연결된 컨택트의 최소 피처 크기와 동일하거나 큰, 퓨즈 구조.
4. 제3항에 있어서,
   상기 애노드 커넥터들 각각은 상기 능동 소자에 연결된 컨택트의 최소 피처 크기의 한 배에서 두 배 사이인 것인, 퓨즈 구조.
5. 제1항에 있어서,
   상기 퓨즈 링크의 폭은 게이트 전극의 최소 피처 크기 또는 금속 라인(metal line)의 폭과 동일하거나 큰, 퓨즈 구조.
6. 제5항에 있어서,
   상기 퓨즈 링크의 폭은 상기 게이트 전극의 최소 피처 크기 또는 상기 금속 라인(metal line)의 폭의 한 배에서 두 배 사이인 것인, 퓨즈 구조.
7. 제1항에 있어서,
   상기 캐소드에서 상기 퓨즈 링크와 나란한 방향으로 되어 있는(aligned) 영역에서는 어떠한 커넥터도 캐소드와 연결되어 있지 않고, 상기 퓨즈 링크는 상기 퓨즈 링크의 상부 표면의 제1 에지(edge)를 따르는 제1 세로축 및 상기 퓨즈 링크의 상부 표면의 제2 에지(edge)를 따르는 제2 세로축을 구비하며, 상기 제1 세로축 및 상기 제2 세로축은 상기 퓨즈 링크와 나란한 방향으로 되어 있는 상기 캐소드의 영역을 정의하는 것인, 퓨즈 구조.
8. 제7항에 있어서,
   상기 커넥터들은 쌍으로 이루어진 대응 커넥터들을 포함하고, 상기 쌍은, 각각의 쌍과 교차 영역간의 거리가 동일하도록, 상기 교차 영역에 의해서 양분되는 것인, 퓨즈 구조.
9. 제1항에 있어서,
   상기 캐소드와 연결된 캐소드 커넥터들은 상기 캐소드에 연결된 커넥터들의 어레이를 포함하는 것인, 퓨즈 구조.
10. 캐소드;
    퓨즈 링크;
    애노드;
    상기 캐소드 상에 구비된 유전체;
    상기 캐소드 상에 구비된 유전체 내의 개구부들;
    상기 개구부들 내에 배치된 금속 커넥터들; 및
    상기 유전체 및 상기 금속 커넥터들 사이에서, 상기 개구부들 내에 배치되는 확산 방지층;을 포함하고,
    상기 퓨즈 링크는 상기 캐소드와 상기 애노드 사이에 연결되며,
    상기 개구부들은 상기 캐소드의 일부분을 노출시키며, 상기 개구부들 각각의 상기 캐소드의 상부 표면에 평행한 횡단면은 최소 피처 크기의 두 배보다 큰 것인, 구조.

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