JP2006013338A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】電気的に切断されやすいヒューズ素子を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明のヒューズ素子４は、回路を遮断する部分である第１の領域４ａと、第１の領域４ａの両端に接し、第１の領域４ａよりもパターン幅の広い第２の領域４ｂおよび第３の領域４ｃとからなる。ヒューズ素子４のうち第２の領域４ｂ、第１の領域４ａおよび第３の領域４ｃのうちの一部は厚膜絶縁膜２の上に設けられているのに対し、第３の領域４ｃのうちの他部は薄膜絶縁膜３の上に設けられている。ヒューズ素子４で発生した熱は、厚膜絶縁膜２を介して半導体基板１へ放熱しにくいのに対し薄膜絶縁膜３を介して放熱しやすいため、ヒューズ素子４内の温度変化および温度勾配が大きくなるため、第１の領域４ａが電気的に切断されやすくなる。
【選択図】図１

Description

本発明は、ヒューズ素子を有する半導体装置およびその製造方法に関するものであり、特に、ポリシリコン等の半導体層とシリサイド等の金属層の単体または積層された複合体からなるヒューズ素子を有する半導体装置およびその製造方法に関するものである。
従来から、半導体装置において、メモリ回路の冗長回路を使うビットを指定したり、アナログ回路の抵抗値を調整したり、ロジック回路の機能を有効にしたりするのに、ヒューズ素子が必要とされてきた。ヒューズ素子を、同じ半導体装置内におけるトランジスタ等と同時に形成しておくと、半導体装置の製造が終了しテストが終わった段階でヒューズ素子の電気抵抗を外部から調整することが可能となり、所望の機能の動作を制御することができるためである。
従来では、レーザー加工によって電気的に切断されるポリシリコンからなるヒューズ素子や、下部電極と上部電極との間に形成され、薄膜絶縁体が絶縁破壊されるアンチヒューズ素子などが利用されてきた。ところが、近年の半導体装置の高集積化、微細化に伴い、これらのヒューズ素子に変えて、ポリシリコンで形成された細長い形状を持った抵抗体に電流を流し、ジュール熱を発生させることでポリシリコン抵抗体を融点以上に加熱し、ポリシリコンを溶断させるヒューズ素子の検討がなされている（例えば、特許文献１参照）。以下では、このようなヒューズ素子を、レーザー加工によって切断するヒューズ素子やアンチヒューズ素子と区別するために、電気ヒューズ素子と記する。
この電気ヒューズ素子では、ポリシリコン抵抗体からなるヒューズ部（ヒューズ素子のうち回路を遮断する部分）を完全に切断する必要がなく、ヒューズ部に電流を流して溶かすことによりヒューズ部を細くして、抵抗値を上昇させることができる。
図７は、従来の電気ヒューズ素子を有する半導体装置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。なお、図７（ａ）では、図７（ｂ）に示す第１の層間絶縁膜１０４および第２の層間絶縁膜１０８の図示は省略してあり、また、金属配線１０７ａ, １０７ｂは点線で示してある。
従来の電気ヒューズ素子１０３を平面的に見れば、図７（ａ）に示すように、ヒューズ部となる第１の領域１０３ａと、第１の領域１０３ａを挟んで両側横に設けられ、コンタクト形成領域となる第２の領域１０３ｂおよび第３の領域１０３ｃとから構成されている。そして、電気ヒューズ素子１０３の第１の領域１０３ａのパターン幅（縦方向の幅）は、第２の領域１０３ｂおよび第３の領域１０３ｃのパターン幅に比べて狭く設けられている。また、第２の領域１０３ｂおよび第３の領域１０３ｃの上には、それぞれ５個のコンタクトプラグ１０６ａ, １０６ｂが縦一列に並んで設けられている。
また、従来の電気ヒューズ素子１０３を断面的に見れば、図７（ｂ）に示すように、半導体基板１０１と、半導体基板１０１の上に設けられた絶縁膜１０２と、絶縁膜１０２の上の一部に設けられた電気ヒューズ素子１０３と、絶縁膜１０２および電気ヒューズ素子１０３の上に設けられた第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４を貫通し、コンタクト形成領域となる第２の領域１０３ｂおよび第３の領域１０３ｃに到達するコンタクトホール１０５ａ, １０５ｂと、コンタクトホール１０５ａ, １０５ｂを埋め、タングステンなどの導電材料からなるコンタクトプラグ１０６ａ, １０６ｂと、第１の層間絶縁膜１０４の一部の上にコンタクトプラグ１０６ａ，１０６ｂと接して設けられた金属配線１０７ａ，１０７ｂと、第１の層間絶縁膜１０４の上に金属配線１０７ａ，１０７ｂを覆うように形成された第２の層間絶縁膜１０８とを備えている。
特開２０００−４０７９０号公報
しかしながら、上述のような従来の電気ヒューズ素子１０３では、ヒューズ部となる第１の領域１０３ａを溶断しにくく、所望の抵抗値を得ることができないという不具合が生じていた。
そこで、本発明では、ヒューズ部を溶断しやすくする手段を講ずることにより、より確実に電気抵抗を調整することができるヒューズ素子を有する半導体装置およびその製造方法を提供することにある。
本発明の第１の半導体装置は、半導体基板の上に設けられた第１の絶縁膜と、前記半導体基板の上における前記第１の絶縁膜に隣接する領域に設けられ、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜と、前記第１の絶縁膜の上及び前記第２の絶縁膜の上に亘って設けられており、ヒューズ部（ヒューズ素子のうち電気抵抗が他よりも高い部分、言い換えると回路が溶断される部分）となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、前記ヒューズ素子の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線とを備えることを特徴とする。
この構成を有するヒューズ素子に電流を流すとヒューズ部において熱が発生し、この熱は、膜厚の小さな第２の絶縁膜を介して半導体基板に放熱される。ここで、半導体基板の熱伝導率は大きいため、ヒューズ素子のうち第２の絶縁膜の上に位置する部分は加熱されにくくなる。それに対し、膜厚の大きな第１の絶縁膜には熱が伝導しにくいため、ヒューズ素子のうち第１の絶縁膜の上に位置する部分は加熱され高温になる。このように、ヒューズ素子のうち第２の絶縁膜の上に設けられた部分と第１の絶縁膜の上に設けられた部分とでは、温度に大きな差が生じる。これにより、ヒューズ部である第１の領域における温度変化と、温度分布を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
前記ヒューズ素子において、前記第１の領域の幅（ヒューズ素子において電流を流す方向と垂直な方向の幅）は、前記第２の領域および前記第３の領域の幅よりも狭いことが好ましい。これにより、第１の領域の抵抗値が高くなるため、ヒューズ素子に電流を流した場合に、第１の領域が溶断されやすくなる。
前記第２の領域全体が前記第１の絶縁膜の上に設けられ、前記第３の領域の少なくとも一部は前記第２の絶縁膜の上に設けられていることが好ましい。これにより、第２の領域の温度が上昇しやすくなるのに対して第３の領域の前記一部の温度が上昇しにくくなるため、両者間の温度差が大きくなり、両者に挟まれる第１の領域の温度変化および温度勾配が大きくなる。
前記第２のコンタクトプラグの平面積の合計は、前記第１のコンタクトプラグの平面積の合計よりも大きくてもよい。この場合には、第２のコンタクトプラグを介して放熱される熱量は第１のコンタクトプラグを介して放熱される熱量よりも多くなる。したがって、第２の領域と第３の領域の温度差をより大きいものとすることができる。
前記第１の半導体装置は、前記半導体基板上に設けられた素子分離絶縁膜と、前記半導体基板のうち側方を前記素子分離絶縁膜によって囲まれる領域の上に設けられたゲート絶縁膜および前記ゲート絶縁膜上に設けられたゲート電極を有するＭＩＳトランジスタとをさらに備え、前記第１の絶縁膜と前記素子分離絶縁膜とは、実質的に同じ膜厚を有し、前記第２の絶縁膜と前記ゲート絶縁膜とは、実質的に同じ膜厚を有し、前記ヒューズ素子と前記ゲート電極とは、同じ導電体材料で構成されていてもよい。
本発明の第２の半導体装置は、半導体基板の上に設けられた絶縁膜と、前記絶縁膜の上に設けられており、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、前記ヒューズ素子の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線とを備え、前記第２のコンタクトプラグの平面積の合計が、前記第１のコンタクトプラグの平面積の合計よりも大きいことを特徴とする。
この構成を有するヒューズ素子に電流を流すとヒューズ素子で熱が発生し、この熱は、第１のコンタクトプラグよりも第２のコンタクトプラグからより多く放熱される。したがって、ヒューズ素子のうち第１のコンタクトプラグと接する第２の領域の温度が上昇しやすく、第２のコンタクトプラグと接する第３の領域の温度が上昇しにくくなり、両者の温度に大きな差が生じる。これにより、第２の領域と第３の領域とに挟まれる第１の領域における温度変化と、温度変化を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
具体的には、前記第２のコンタクトプラグの数を、前記第１のコンタクトプラグの数よりも多くすることにより、第２のコンタクトプラグの平面積の合計を第１のコンタクトプラグの平面積の合計よりも大きくすることができる。
また、前記第２のコンタクトプラグの１つあたりの平面積を、前記第１のコンタクトプラグの１つあたりの平面積よりも大きくすることによっても、第２のコンタクトプラグの平面積の合計を第１のコンタクトプラグの平面積の合計よりも大きくすることができる。
また、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離は、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きくてもよい。この場合には、第２の領域と第３の領域の温度差をより大きいものとすることができる。
ここで、前記第１のコンタクトプラグが複数設けられている場合には、前記第１の距離は、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であり、前記第２のコンタクトプラグが複数設けられている場合には、前記第２の距離は、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であることが好ましい。
前記ヒューズ素子において、前記第１の領域の幅は、前記第２の領域および前記第３の領域の幅よりも狭いことが好ましい。これにより、第１の領域の抵抗値が高くなるため、ヒューズ素子に電流を流した場合に、第１の領域が溶断されやすくなる。
前記第２の半導体装置は、前記半導体基板の上に設けられた素子分離絶縁膜と、前記半導体基板のうち側方を前記素子分離絶縁膜によって囲まれる領域の上に設けられたゲート絶縁膜および前記ゲート絶縁膜上に設けられたゲート電極を有するＭＩＳトランジスタとをさらに備え、前記ヒューズ素子と前記ゲート電極とは、同じ導電体材料で構成されていてもよい。
本発明の第３の半導体装置は、半導体基板の上に設けられた絶縁膜と、前記絶縁膜の上に設けられており、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、前記ヒューズ素子の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線とを備え、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離は、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きいことを特徴とする。
この構成を有するヒューズ素子に電流を流すと熱が発生し、この熱は、第１のコンタクトプラグよりも第２のコンタクトプラグからより多く放熱される。したがって、ヒューズ素子のうち第１のコンタクトプラグと接する第２の領域の温度が上昇しやすく、第２のコンタクトプラグと接する第３の領域の温度が上昇しにくくなり、両者の温度に大きな差が生じる。これにより、第２の領域と第３の領域とに挟まれる第１の領域における温度変化と、温度変化を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
ここで、前記第１のコンタクトプラグが複数設けられている場合には、前記第１の距離は、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であり、前記第２のコンタクトプラグが複数設けられている場合には、前記第２の距離は、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であることが好ましい。
前記第１〜第３の半導体装置における前記ヒューズ素子は、ポリシリコン膜からなっていてもよい。
本発明の第１の半導体装置の製造方法は、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、前記半導体基板の上に、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜を前記第１の絶縁膜に隣接させて形成する工程（ｂ）と、前記工程（ａ）および前記工程（ｂ）の後に、前記第１の絶縁膜の上及び前記第２の絶縁膜の上に亘る前記ヒューズ素子を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｅ）と、前記工程（ｅ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｆ）とを備えることを特徴とする。
この方法により製造した半導体装置のヒューズ素子に電流を流すと、ヒューズ部では熱が発生し、この熱は、膜厚の小さな第２の絶縁膜を介して半導体基板に放熱される。ここで、半導体基板の熱伝導率は大きいため、ヒューズ素子のうち第２の絶縁膜の上に位置する部分は加熱されにくくなる。それに対し、膜厚の大きな第１の絶縁膜には熱が伝導しにくいため、ヒューズ素子のうち第１の絶縁膜の上に位置する部分は加熱され高温になる。このように、ヒューズ素子のうち第２の絶縁膜の上に設けられた部分と第１の絶縁膜の上に設けられた部分とでは、温度に大きな差が生じる。これにより、ヒューズ部である第１の領域における温度変化と、温度分布を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
前記工程（ｃ）では、前記第１の領域の幅が、前記第２の領域および前記第３の領域の幅よりも狭い前記ヒューズ素子を形成することが好ましい。このように形成したヒューズ素子では、第１の領域の抵抗値が高くなるため、ヒューズ素子に電流を流した場合に、第１の領域が溶断されやすくなる。
前記工程（ｃ）では、前記第２の領域全体が前記第１の絶縁膜の上に配置し、前記第３の領域の少なくとも一部が前記第２の絶縁膜の上に配置するように前記ヒューズ素子を形成することが好ましい。このように形成したヒューズ素子では、第２の領域の温度が上昇するのに対して第３の領域の前記一部の温度が上昇しにくくなるため、両者間の温度差が大きくなり、両者に挟まれる第１の領域の温度変化および温度勾配が大きくなる。
本発明の第２の半導体装置の製造方法は、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、半導体基板の上に絶縁膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記絶縁膜の上に前記ヒューズ素子を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｅ）とを備え、前記工程（ｄ）では、前記第２のコンタクトプラグの平面積の合計を、前記第１のコンタクトプラグの平面積の合計よりも大きくすることを特徴とする。
この方法により製造した半導体装置のヒューズ素子に電流を流すと、ヒューズ部では熱が発生し、この熱は、第１のコンタクトプラグよりも第２のコンタクトプラグからより多く放熱される。したがって、ヒューズ素子のうち第１のコンタクトプラグと接する第２の領域の温度が上昇しやすく、第２のコンタクトプラグと接する第３の領域の温度が上昇しにくくなり、両者の温度に大きな差が生じる。これにより、第２の領域と第３の領域とに挟まれる第１の領域における温度変化と、温度変化を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
前記工程（ｄ）では、前記第２のコンタクトプラグを、前記第１のコンタクトプラグよりも多く形成することにより、第２のコンタクトプラグの平面積の合計を第１のコンタクトプラグの平面積の合計よりも大きくすることができる。
前記工程（ｄ）では、前記第２のコンタクトプラグの１つあたりの平面積を、前記第１のコンタクトプラグの１つあたりの平面積よりも大きくすることによっても、第２のコンタクトプラグの平面積の合計を第１のコンタクトプラグの平面積の合計よりも大きくすることができる。
前記工程（ｄ）では、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離を、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きくしてもよい。このようにしたヒューズ素子では、第２の領域と第３の領域の温度差をより大きいものとすることができる。
この場合に、前記工程（ｄ）で、前記第１のコンタクトプラグが複数設けられている場合には、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第１の距離とし、前記第２のコンタクトプラグが複数設けられている場合には、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第２の距離とすることが好ましい。
前記工程（ｂ）では、前記第１の領域の幅が、前記第２の領域および前記第３の領域の幅よりも狭い前記ヒューズ素子を形成することが好ましい。このように形成したヒューズ素子では、第１の領域の抵抗値が高くなるため、ヒューズ素子に電圧を印加した場合に、第１の領域が溶断されやすくなる。
本発明の第３の半導体装置の製造方法は、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、半導体基板の上に絶縁膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記絶縁膜の上に前記ヒューズ素子を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｅ）とを備え、前記工程（ｄ）では、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離を、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きくする。
この方法により製造した半導体装置のヒューズ素子に電流を流すと、ヒューズ部では熱が発生し、この熱は、第１のコンタクトプラグよりも第２のコンタクトプラグからより多く放熱される。したがって、ヒューズ素子のうち第１のコンタクトプラグと接する第２の領域の温度が上昇しやすく、第２のコンタクトプラグと接する第３の領域の温度が上昇しにくくなり、両者の温度に大きな差が生じる。これにより、第２の領域と第３の領域とに挟まれる第１の領域における温度変化と、温度変化を長さで微分した温度勾配とが大きくなり、第１の領域が溶断されやすくなる。
前記工程（ｄ）では、前記第１のコンタクトプラグが複数設けられている場合には、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第１の距離とし、前記第２のコンタクトプラグが複数設けられている場合には、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第２の距離とすることが好ましい。
以上のように、本発明の半導体装置およびその製造方法によれば、ヒューズ素子のうちヒューズ部を挟んだ両側の領域の一方を他方に比べて放熱量の大きい構成とすることにより、ヒューズ部内部の温度変化および温度勾配を大きくすることができるので、電気的に溶断しやすいヒューズ素子を実現できる。
−解析結果−
以下に、従来の電気ヒューズ素子に電流を流した場合の温度分布等を解析した結果について、図８（ａ）, （ｂ）を参照しながら説明する。図８（ａ）, （ｂ）は、従来のヒューズ素子に電流を流したときの温度分布の計算結果を示す斜視図であり、（ａ）はヒューズ素子内部を温度範囲ごとにハッチングで区別して示す斜視図であり、（ｂ）は（ａ）のＣ−Ｃ線に沿った温度分布および温度勾配をグラフにして示す図である。図８（ａ）は、電気ヒューズ素子１０３としてポリシリコン層を用い、電気ヒューズ素子１０３に電圧１．２５Ｖ、電流０．５ｍＡを印加し、電気ヒューズ素子１０３内部の最高温度が８００℃（１０７３Ｋ）になったときの温度分布を示しており、図８（ｂ）は、この温度分布および温度勾配を示している。なお、図８（ｂ）において、実線で示すプロファイルは温度分布であり、点線で示すプロファイルは温度勾配である。
図７（ｂ）に示すように、従来の電気ヒューズ素子１０３は、全体が熱伝導率が小さく均一な第１の層間絶縁膜１０４および第２の層間絶縁膜１０８で囲まれている。そのため、図８（ａ）に示すように、従来の電気ヒューズ素子１０３で発生した熱は、電気ヒューズ素子１０３の上方向、横方向、下方向に伝わりにくく、電気ヒューズ素子１０３の両端に接続されているコンタクトプラグ１０６ａ, １０６ｂに集中して放熱される。このように放熱されると、図８（ｂ）に示すように、電気ヒューズ素子１０３内部では、ヒューズ部となる第１の領域１０３ａの中央付近の温度が最も高くなり、コンタクトプラグ１０６ａ, １０６ｂが接続されている第２の領域１０３ｂおよび第３の領域１０３ｃの両端の温度が最も低くなる。そして、第１の領域１０３ａの中央部から第２の領域１０３ｂおよび第３の領域１０３ｃの端部に向かって、温度勾配が緩やかに変化する。
ここで、電気ヒューズ素子１０３が溶断するためには、電気ヒューズ素子１０３の融点まで温度を上げるだけではなく、電気ヒューズ素子１０３内部での温度分布を長さで微分した温度勾配の大きさが重要である。しかし、従来の構造では、主な放熱部分が電気ヒューズ素子１０３の両端部のみであり、しかも電気ヒューズ素子の両端のそれぞれから放熱される熱量は同程度になることから、電気ヒューズ素子１０３全体の温度が上昇し、電気ヒューズ素子１０３内部における温度勾配が小さくなり、電気ヒューズ素子が溶断しにくくなってしまう。
以上の解析をもとにして、本発明では、電気ヒューズ素子内部の温度勾配を大きくする方法を考え出した。以下に、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。なお、図１（ａ）では、図１（ｂ）における第１の層間絶縁膜５および第２の層間絶縁膜９の図示は省略してあり、また、金属配線１３ａ, １３ｂは点線で示してある。
本実施形態のヒューズ用抵抗体（以下、ヒューズ素子と称す）４を平面的に見れば、図１（ａ）に示すように、ヒューズ部となる第１の領域４ａと、第１の領域４ａを挟んで両側に設けられ、コンタクト形成領域となる第２の領域４ｂおよび第３の領域４ｃとを備えている。そして、ヒューズ素子４の第１の領域４ａにおけるパターン幅Ｗ１は、第２の領域４ｂおよび第３の領域４ｃのパターン幅Ｗ２に比べて狭く形成されており、例えばパターン幅Ｗ２が１μｍ程度であるのに対し、パターン幅Ｗ１は１００ｎｍ程度となる。なお、本実施形態では、第２の領域４ｂおよび第３の領域４ｃは、第１の領域４ａとの接続箇所から離れるにしたがって除々に幅が広くなる傾斜部を有しているが、必ずしも傾斜は必要なく矩形であってもよい。そして、第２の領域４ｂおよび第３の領域４ｃには、それぞれ複数のコンタクトプラグ７ａ、７ｂが接している。
また、本実施形態のヒューズ素子４を断面的に見れば、図１（ｂ）に示すように、シリコンからなる半導体基板１をエッチングして設けられたトレンチ内に形成された厚さ３００ｎｍの厚膜絶縁膜２と、半導体基板１上に厚膜絶縁膜２に隣接して形成された厚さ１０ｎｍの薄膜絶縁膜３と、厚膜絶縁膜２の一部領域上から薄膜絶縁膜３の一部領域上に跨って形成された厚さ１００ｎｍのヒューズ素子４と、半導体基板１およびヒューズ素子４の上に設けられた厚さ３００ｎｍの第１の層間絶縁膜５と、第１の層間絶縁膜５を貫通し、ヒューズ素子４のうちの第２の領域４ｂおよび第３の領域４ｃに到達する、タングステンなどの導電材料からなる直径１００ｎｍのコンタクトプラグ７ａ, ７ｂと、コンタクトプラグ７ａ，７ｂの上からその周囲の第１の層間絶縁膜５の上に亘って設けられた金属配線１３ａ，１３ｂと、第１の層間絶縁膜５の上のうち金属配線１３ａ，１３ｂの間に設けられた第２の層間絶縁膜９とを有している。
ヒューズ素子４は、ポリシリコンやアモルファスシリコンからなる半導体層、ＡｌやＣｕからなる金属層、Ｔｉ／ＴｉＮやＴａ／ＴａＮなどの高融点金属層とＡｌやＣｕなどの金属層からなる積層構造、又は、半導体層とシリサイド層からなる積層構造からなる。また、金属配線１３ａ，１３ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）又はアルミ合金からなる。
本実施形態の最大の特徴は、図１（ａ）, （ｂ）に示すように、ヒューズ素子４を厚膜絶縁膜２の上から薄膜絶縁膜３の上に跨って設けたことにある。すなわち、ヒューズ素子４のうち第２の領域４ｂおよび第１の領域４ａは厚膜絶縁膜２の上に設けられ、第３の領域４ｃは厚膜絶縁膜２の上から薄膜絶縁膜３の上に亘って設けられている。ここで、ヒューズ素子４のうち厚膜絶縁膜２の上に設けられている部分、つまり第１の領域４ａ、第２の領域４ｂおよび第３の領域４ｃの一部を厚膜上領域Ｒａと呼び、ヒューズ素子４のうち薄膜絶縁膜３の上に設けられている部分、つまり第３の領域４ｃの他部を薄膜上領域Ｒｂと呼ぶ。なお、薄膜絶縁膜３は、必ずしも薄膜上領域Ｒｂに位置する第３の領域４ｃと半導体基板１との間の領域全体に介在していなくてもよいが、少なくともコンタクトプラグ７ｂを形成する領域の下には設けられていることが望ましい。なお、ヒューズ素子４の配置は図１に示すような配置に限定されるものではなく、例えば、ヒューズ素子４のうち、厚膜絶縁膜２の上に第２の領域４ｂと第１の領域４ａの一部を形成し、第１の領域４ａのうちの他部と第３の領域４ｃとを薄膜絶縁膜３上に形成してもよい。
次に、上述の構成を有するヒューズ素子の動作について説明する。ヒューズ素子４に電流を流すと、パターン幅が狭い第１の領域４ａでは、抵抗が大きくなっているため、熱量が最も多く発生する。この熱量は、第２の領域４ｂおよび第３の領域４ｃとコンタクトプラグ７ａ，７ｂとを介して外部に放熱されることになる。ここで、薄膜絶縁膜３の膜厚は薄いため、薄膜上領域Ｒｂに放熱された熱量は、薄膜絶縁膜３を介して半導体基板１に放熱される。このとき、厚膜絶縁膜２の膜厚は厚いため、ヒューズ素子４のうち厚膜上領域Ｒａに放熱された熱量は、厚膜絶縁膜２を介して半導体基板１に伝わりにくい。その結果、ヒューズ素子４に電圧を印加して電流を流した場合には、ヒューズ素子４内部のうちの薄膜上領域Ｒｂは室温程度になり、厚膜上領域Ｒａは高温に加熱されることになる。
図２は、本発明の第１の実施形態に係るヒューズ素子に電流を流したときの温度分布の計算結果を示す斜視図であり、（ａ）はヒューズ素子内部を温度範囲ごとにハッチングで区別して示す斜視図であり、（ｂ）は（ａ）のＡ−Ａ線に沿った温度分布および温度勾配をグラフにして示す図である。なお、図２（ａ）、（ｂ）に示す計算結果は、ヒューズ素子としてポリシリコン層を用いて計算された結果であり、図２（ｂ）において、実線で示すプロファイルは温度分布であり、点線で示すプロファイルは温度勾配である。また、図２（ａ）, （ｂ）は、ヒューズ素子４に電圧１．２５Ｖ、電流０．６３ｍＡを印加し、ヒューズ素子４内部の最高温度が８００℃（１０７３Ｋ）になったときのヒューズ素子内部の温度分布を計算した結果である。
図２（ａ）および図２（ｂ）に示すように、ヒューズ素子４のうち、薄膜絶縁膜３上に位置する第３の領域４ｃでは、熱が薄膜絶縁膜３を介して半導体基板１に放熱されるため、温度が２００℃（４７３Ｋ）となる。これに対して、ヒューズ素子４のうち、厚膜絶縁膜２上に位置する第２の領域４ｂでは、熱が厚膜絶縁膜２を介して半導体基板１に放熱されにくいため、温度が８００℃（１０７３Ｋ）となる。このため、ヒューズ素子４のうち、高温になっている第２の領域４ｂと低温になっている第３の領域４ｃとに挟まれ、パターン幅が狭くなっている第１の領域４ａ内部では、一部の箇所が最高温度の８００℃（１０７３Ｋ）となり、且つ、−２０００℃／μｍという大きな温度勾配が発生する。このように第１の領域４ａ内部の温度勾配が急峻になると、ヒューズ素子４の溶断が容易に起こるようになる。
以上のように本実施形態によれば、ヒューズ素子４の下に、膜厚の厚い厚膜絶縁膜２と膜厚の薄い薄膜絶縁膜３とを設けることにより、ヒューズ素子４に電流を流した場合の放熱量に違いが生じるため、ヒューズ部となる第１の領域４ａ内部の温度勾配を大きくすることができ、ヒューズ素子４を電気的に溶断しやすくすることができる。
なお、本実施形態では、薄膜絶縁膜３と厚膜絶縁膜２との境界位置と、ヒューズ部となる第１の領域４ａとの距離を調整することにより、温度勾配が最大になる位置を調整することができる。温度勾配が最大になる位置を、第１の領域４ａ内か、または第２の領域４ｂのうち第１の領域４ａとの境界付近にすると、他の領域より幅が狭く溶断されやすい第１の領域４ａをさらに溶断しやすくすることができる。
また、この実施形態において、ヒューズ素子４の下には、薄膜絶縁膜３と厚膜絶縁膜２との境界を一箇所しか設けていないが、より大きな温度勾配を作り出すために境界を複数箇所設けてもよい。
また、本実施形態のヒューズ素子４を溶断するためには、下方に薄膜絶縁膜３が形成されているコンタクトプラグ７ｂと半導体基板１とには同じ値の電圧（第１の電圧）を印加して同電位とし、下方に厚膜絶縁膜２が形成されているコンタクトプラグ７ａには、第１の電圧と異なる値の電圧（第２の電圧）を印加する。特に、第２の電圧が第１の電圧よりも高い場合には、膜厚の薄い薄膜絶縁膜３を絶縁破壊させることなくヒューズ素子４を溶断することができる。
次に、本実施形態に係る半導体装置の製造方法について説明する。図３（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分はヒューズ素子形成領域ＡｒｅａＨであり、右半分はトランジスタ形成領域ＡｒｅａＴである。なお、本実施形態では、トランジスタとしてＮチャネルＭＩＳトランジスタを形成する場合について説明する。
本実施形態の半導体装置の製造方法では、まず、図３（ａ）に示す工程で、ドライエッチングを行なうことにより半導体基板１におけるヒューズ素子形成領域ＡｒｅａＨの一部領域を所望の深さまで除去して第１の溝部１ａを形成するのと同時に、トランジスタ形成領域ＡｒｅａＴのうちトランジスタの活性領域を取り囲む領域を所望の深さまで除去して第２の溝部１ｂを形成する。その後、半導体基板１の上に、第１の溝部１ａおよび第２の溝部１ｂを埋めるシリコン酸化膜等からなる絶縁膜（図示せず）を堆積した後、化学的機械研磨（ＣＭＰ）法を用いて絶縁膜のうち半導体基板１の上に位置する部分を研磨除去することにより、第１の溝部１ａ内に厚膜絶縁膜２を形成すると共に、第２の溝部１ｂ内に素子分離絶縁膜２ａを形成する。このとき、厚膜絶縁膜２および素子分離絶縁膜２ａは、その上面が半導体基板１の表面とほぼ同じか若干高くなるように形成することが望ましい。
次に、図３（ｂ）に示す工程で、半導体基板１の上に厚さ１０ｎｍの絶縁膜（図示せず）を形成する。この絶縁膜は、ヒューズ素子形成領域ＡｒｅａＨのうち厚膜絶縁膜２に隣接する領域において薄膜絶縁膜３となり、トランジスタ形成領域ＡｒｅａＴの活性領域においてゲート絶縁膜３Ａとなる。その後、絶縁膜の上に厚さ１００ｎｍのポリシリコン膜（図示せず）を堆積し、フォトリソグラフィおよびドライエッチングを行なってパターニングを行なった後、絶縁膜のうち露出する部分を除去する。これにより、厚膜絶縁膜２の上から薄膜絶縁膜３の上に亘るヒューズ素子４を形成すると共に、ゲート絶縁膜３Ａの上にゲート電極４Ａを形成する。
ここで、薄膜絶縁膜３は必ずしもゲート絶縁膜３Ａと同工程で形成しなくてもよい。また、薄膜絶縁膜３は、半導体基板１の表面を熱酸化することにより形成してもよいし、ＣＶＤにより絶縁膜を堆積することによって形成してもよい。また、この薄膜絶縁膜３は、シリコン酸化膜、シリコン酸窒化膜または金属酸化膜等のいずれであってもよい。また、上述の説明では、ポリシリコン膜をパターニングした後、絶縁膜のうち露出する部分、つまり薄膜絶縁膜３およびゲート絶縁膜３Ａとなる領域以外を除去しているが、必ずしも除去しなくてもよい。
次に、ゲート電極４Ａをマスクにして、ｎ型不純物である砒素（Ａｓ）イオンをドーズ量５×１０14ions/cm2、注入エネルギー５ｋｅＶの注入条件でイオン注入することにより、半導体基板１のトランジスタ形成領域ＡｒｅａＴにｎ型エクステンション拡散層１０Ａを形成する。このイオン注入によって、ヒューズ素子４にも砒素イオンが注入され、また、半導体基板１のうち露出する領域にも砒素イオンが注入されて、ｎ型の不純物拡散層１０が形成される。ヒューズ素子４に砒素イオンを注入することにより、ヒューズ素子４の抵抗を調整することができる。
次に、図３（ｃ）に示す工程で、半導体基板１の上の全面に絶縁膜（図示せず）を堆積した後、異方性ドライエッチングを行なうことにより絶縁膜をエッチバックして、ヒューズ素子４の側面上に第１のサイドウォール１１を形成するとともに、ゲート電極４Ａの側面上に第２のサイドウォール１１Ａを形成する。その後、ゲート電極４Ａおよび第２のサイドウォール１１Ａをマスクにして、ｎ型不純物である砒素（Ａｓ）イオンを、ドーズ量５×１０15ions/cm2、注入エネルギー５０ｋｅＶの注入条件でイオン注入することにより、半導体基板１のトランジスタ形成領域ＡｒｅａＴにｎ型ソース・ドレイン拡散層１２Ａを形成する。このイオン注入によって、ヒューズ素子４にも砒素イオンが注入され、また、半導体基板１のうち露出する領域にも砒素イオンが注入されて、不純物拡散層１２が形成される。
次に、図３（ｄ）に示す工程で、半導体基板１上に、シリコン酸化膜やフッ素を含有する酸化膜（ＦＳＧ膜）等からなる第１の層間絶縁膜５を形成した後、ＣＭＰ法を用いて表面平坦化を行なう。その後、第１の層間絶縁膜５のうちの一部をエッチングにより除去することにより、ヒューズ素子４の表面に到達するコンタクトホール６ａ，６ｂを形成する。このとき同時に、ｎ型ソース・ドレイン拡散層１２Ａの表面に到達するコンタクトホール６ｃも形成しておく。第１の層間絶縁膜５にコンタクトホール６ａ，６ｂ，６ｃをドライエッチングによって形成する際には、ＣＦ4等のエッチングガスを用いることにより、第１の層間絶縁膜５と、ヒューズ素子４のポリシリコンおよび半導体基板１のシリコンとのエッチング速度に差をつけることができるため、エッチングが進行してコンタクトホール６ａ，６ｂ，６ｃがヒューズ素子４や半導体基板１に到達してもこれらが除去されにくい。その後、第１の層間絶縁膜５の上にコンタクトホール６ａ，６ｂ，６ｃを埋めるタングステン膜をＣＶＤ法により形成した後、ＣＭＰを行なうことにより第１の層間絶縁膜５上の不要なタングステン膜を研磨除去して、コンタクトホール６ａ，６ｂ，６ｃ内にコンタクトプラグ７ａ，７ｂ，７ｃを形成する。
次に、図３（ｅ）に示す工程で、コンタクトプラグ７ａ，７ｂ，７ｃを含む第１の層間絶縁膜５の上に第２の層間絶縁膜９を形成する。その後、第２の層間絶縁膜９の一部をエッチングにより除去して、コンタクトプラグ７a, ７ｂ, ７ｃに到達する配線溝８ａ，８ｂ，８ｃを形成する。その後、配線溝８ａ，８ｂ，８ｃを含む第２の層間絶縁膜９上に、電解メッキ法により銅膜（図示せず）を形成する。その後、ＣＭＰ法により第２の層間絶縁膜９上の不要な銅膜を研磨除去して、配線溝８ａ，８ｂ，８ｃ内に銅膜からなる金属配線１３ａ，１３ｂ，１３ｃを形成する。なお、本実施形態では、金属配線をいわゆるシングルダマシン法を用いて形成したが、第１の層間絶縁膜５上に金属膜を形成した後、金属膜をエッチングすることにより形成してもよい。あるいは、コンタクトプラグと金属配線とを同時に形成するデュアルダマシン法によって形成してもよい。
なお、本実施形態では、図３（ｂ）,（ｃ）に示す工程で、ヒューズ素子形成領域ＡｒｅａＨの半導体基板１に不純物拡散層１０, １２を形成したが、必ずしもこれらを形成する必要はない。これらを形成しない場合には、図３（ｂ）, （ｃ）に示す工程で、それぞれヒューズ素子形成領域ＡｒｅａＨを覆うレジストなどからなるイオン注入マスクを形成した後、ｎ型エクステンション拡散層１０Ａあるいはｎ型ソース・ドレイン拡散層１２Ａを形成するためのイオン注入を行なえばよい。
また、本実施形態では、図３（ｂ）に示す工程で、半導体基板１のトランジスタ領域ＡｒｅａＴにｎ型エクステンション拡散層１０Ａを形成するのと同時にヒューズ素子４に砒素イオンを注入したが、これらを別の工程において行なってもよい。同様に、図３（ｃ）に示す工程で、半導体基板１のトランジスタ領域ＡｒｅａＴにｎ型ソース・ドレイン拡散層１２Ａを形成するのと同時にヒューズ素子４に砒素イオンを注入したが、これらを別の工程において行なってもよい。
また、本実施形態では、ヒューズ素子４としてポリシリコン膜のみを用いて説明したが、これに限定されるものではなく、例えば、ヒューズ素子４がポリシリコン膜上にシリサイド膜を形成した積層構造を有していてもよい。この積層構造を形成する場合には、図３（ｃ）に示す工程で、ｎ型ソース・ドレイン拡散層１２Ａおよび不純物拡散層１２を形成した後に、サリサイド技術を用いて、半導体基板１のうち露出している部分とポリシリコンとの上に、例えばコバルトシリサイド膜を形成すればよい。このようにシリサイド化を行なうと、ゲート電極４Ａおよびｎ型ソース・ドレイン拡散層１２Ａの上にもコバルトシリサイド膜が形成される。なお、不純物拡散層１２の上には、コバルトシリサイド膜を形成してもよいし形成しなくてもよい。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。なお、図４（ａ）では、図４（ｂ）における第１の層間絶縁膜５および第２の層間絶縁膜９の図示は省略してあり、また、金属配線１３ａ, １３ｂは点線で示してある。
本実施形態のヒューズ用抵抗体（以下、ヒューズ素子と称す）４を平面的に見れば、図４（ａ）に示すように、ヒューズ部となる第１の領域４ａと、第１の領域４ａを挟んで両側に設けられたコンタクト形成領域となる第２の領域４ｂおよび第３の領域４ｃとを備えている。そして、ヒューズ素子４の第１の領域４ａのパターン幅Ｗ１は、第２の領域４ｂおよび第３の領域４ｃのパターン幅Ｗ２に比べて狭く形成されており、例えばパターン幅Ｗ２が１００ｎｍ程度であるのに対し、パターン幅Ｗ１は１μｍ程度である。なお、本実施形態では、第２の領域４ｂおよび第３の領域４ｃは、第１の領域４ａとの接続箇所から離れるにしたがって除々に幅が広くなる傾斜部を有しているが、必ずしも傾斜は必要なく矩形であってもよい。そして、第２の領域４ｂおよび第３の領域４ｃには、それぞれ複数のコンタクトプラグ７ａ、７ｂが形成されている。
また、本実施形態のヒューズ素子４を断面的に見れば、図４（ｂ）に示すように、半導体基板１をエッチングして設けられたトレンチ内に形成された厚さ３００ｎｍの厚膜絶縁膜２と、厚膜絶縁膜２の上に形成された厚さ１００ｎｍのヒューズ素子４と、半導体基板１およびヒューズ素子４の上に設けられた第１の層間絶縁膜５と、第１の層間絶縁膜５を貫通し、ヒューズ素子４のうちの第２の領域４ｂおよび第３の領域４ｃに到達する、タングステンなどの導電材料からなる直径１００ｎｍのコンタクトプラグ７ａ, ７ｂと、コンタクトプラグ７ａ，７ｂの上からその周囲の第１の層間絶縁膜５の上に亘って設けられた金属配線１３ａ，１３ｂと、第１の層間絶縁膜５の上のうち金属配線１３ａ，１３ｂの間に形成された第２の層間絶縁膜９とを有している。
ヒューズ素子４は、ポリシリコンやアモルファスシリコンからなる半導体層、ＡｌやＣｕからなる金属層、Ｔｉ／ＴｉＮやＴａ／ＴａＮなどの高融点金属層とＡｌやＣｕなどの金属層からなる積層構造、又は、半導体層とシリサイド層からなる積層構造からなる。また、金属配線１３ａ, １３ｂは、銅（Ｃｕ）、アルミニウム（Ａｌ）またはアルミ合金からなる。
本実施形態の最大の特徴は、図４（ａ）, （ｂ）に示すように、ヒューズ素子４の第２の領域４ｂに接続されるコンタクトプラグ７ａと、第３の領域４ｃに接続されるコンタクトプラグ７ｂとの数が互いに異なっていることにある。すなわち、ヒューズ素子４の両端のコンタクト形成領域のうちの一方である第２の領域４ｂ上には、コンタクトプラグ７ａが５個形成されているのに対して、他方である第３の領域４ｃ上には、コンタクトプラグ７ｂが１５個形成されている。しかも、ヒューズ素子４のうちヒューズ部となる第１の領域４ａからコンタクトプラグ７ｂまでの距離の平均が、第１の領域４ａからコンタクトプラグ７ａまでの距離の平均に比べて短くなっている。このような構成によって、コンタクトプラグ７ｂに伝わる放熱量は、コンタクトプラグ７ａに伝わる放熱量よりも大きくなり、第１の領域４ａのうちコンタクトプラグ７ｂに近い側の温度が低下する。このため、ヒューズ素子４のヒューズ部となる第１の領域４ａ内部の温度勾配が大きくなり、第１の領域４ａの溶断が容易に起こる。
以上のように、本実施形態によれば、ヒューズ素子の両端に接続されているコンタクトプラグ７ａ, ７ｂの数および位置を調整することにより、ヒューズ部となる第１の領域４ａの両端から放出される熱量を左右で異なるものとし、ヒューズ部となる第１の領域４ａ内部の温度勾配を大きくすることができるため、電気的に溶断しやすくなる。
なお、本実施形態において、数が多く放熱効果が高い側のコンタクトプラグ、すなわちコンタクトプラグ７ｂの一部がヒューズ素子４の第３の領域４ｃと電気的に接続していなくてもよい。具体的には、コンタクトプラグ７ｂの一部と第３の領域４ｃとの間には、第１の層間絶縁膜５等の絶縁膜が介在していてもよい。ただし、これらのコンタクトプラグ７ｂにもヒューズ素子４の熱を伝導させるために、間に介在している絶縁膜の厚さは１０ｎｍ以下とすることが好ましい。また、コンタクトプラグ７ｂの一部が、金属配線１３ｂと電気的に接続していなくてもよい。具体的には、コンタクトプラグ７ｂの一部と金属配線１３ｂとの間に第１の層間絶縁膜５や第２の層間絶縁膜９といった絶縁膜が介在していてもよい。
また、本実施形態では、コンタクトプラグ７ａとコンタクトプラグ７ｂとの数を異なるものとすることにより、コンタクトプラグ７ａとコンタクトプラグ７ｂとのそれぞれの平面積の合計を異なるものとし、コンタクトプラグ７ａとコンタクトプラグ７ｂからの放熱量が互いに異なるようにしている。この観点によると、本実施形態の変形例として、図５（ａ）, （ｂ）に示すように、コンタクトプラグ７ａとコンタクトプラグ７ｂの数は同じとして、１つあたりの平面積を異なるものとする方法が挙げられる。図５は、第２の実施形態の変形例の構造を示し、（ａ）は平面図、（ｂ）は図５（ａ）のＢ−Ｂ線に沿った断面図である。この方法によっても、異なる数のコンタクトプラグを設ける方法と同様の効果を得ることができる。
また、本実施形態では、金属配線１３ｂの膜厚を金属配線１３ａの膜厚よりも厚く形成してもよい。このように、金属配線１３ｂの断面積を金属配線１３ａの断面積よりも大きくすることによって、コンタクトプラグ７ｂに接続されている金属配線１３ｂから外部に放出される熱量が増大するため、ヒューズ素子４のうち第２の領域４ｂと第３の領域４ｃとの温度差をより大きくすることができる。したがって、ヒューズ素子４における第１の領域４ａの温度勾配をより大きくすることができる。
なお、本実施形態では、ヒューズ素子４の全体を厚膜絶縁膜２上に形成したが、第１の実施形態と同様に、ヒューズ素子４を厚膜絶縁膜２から薄膜絶縁膜３（図１（ａ）, （ｂ）に示す）の上に亘って形成してもよい。これにより、ヒューズ素子４のヒューズ部となる第１の領域４ａの両端の温度差がさらに大きくなり、温度勾配が増加するため、さらに電気的な溶断が容易になる。また、本実施形態では、コンタクトプラグ７ａ, ７ｂのそれぞれの数を異なるものとし、かつ、ヒューズ素子４からの距離を異なるものとしたが、これら２つの方法のうちいずれか一方のみを採用してもよい。
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図中において、左半分はヒューズ素子形成領域ＡｒｅａＨであり、右半分はトランジスタ形成領域ＡｒｅａＴである。なお、本実施形態では、トランジスタとしてＮチャネルＭＩＳトランジスタを用いて説明する。
本実施形態の半導体装置の製造方法では、まず、図６（ａ）に示す工程で、ドライエッチングを行なうことにより半導体基板１におけるヒューズ素子形成領域ＡｒｅａＨの一部領域を所望の深さまで除去して第１の溝部１ａを形成するのと同時に、トランジスタ形成領域ＡｒｅａＴのうちトランジスタの活性領域を取り囲む領域を所望の深さまで除去して第２の溝部１ｂを形成する。その後、半導体基板１の上に、第１の溝部１ａおよび第２の溝部１ｂを埋めるシリコン酸化膜等からなる絶縁膜（図示せず）を堆積した後、化学的機械研磨（ＣＭＰ）法を用いて絶縁膜のうち半導体基板１の上に位置する部分を研磨除去することにより、ヒューズ素子形成領域ＡｒｅａＨの第１の溝部１ａ内に厚膜絶縁膜２を形成すると共に、トランジスタ形成領域ＡｒｅａＴの第２の溝部１ｂ内に素子分離絶縁膜２ａを形成する。このとき、厚膜絶縁膜２および素子分離絶縁膜２ａは、その上面が半導体基板１の表面とほぼ同じか若干高くなるように形成することが望ましい。
次に、図６（ｂ）に示す工程で、半導体基板１のトランジスタ形成領域ＡｒｅａＴにおける活性領域上にゲート絶縁膜３Ａを形成する。ゲート絶縁膜３Ａは、シリコン酸化膜、シリコン酸窒化膜、または金属酸化膜等のいずれの膜であってもよい。その後、半導体基板１上にポリシリコン膜（図示せず）を堆積した後、フォトリソグラフィおよびドライエッチングを行なうことによりポリシリコン膜をパターニングして、ヒューズ素子形成領域ＡｒｅａＨの厚膜絶縁膜２の上にヒューズ素子４を形成すると共に、トランジスタ形成領域ＡｒｅａＴのゲート絶縁膜３Ａの上にゲート電極４Ａを形成する。なお、本実施形態では、ポリシリコン膜をパターニングした後、露出したゲート絶縁膜３Ａを除去しているが、必ずしも除去する必要はない。その後、半導体基板１のトランジスタ形成領域ＡｒｅａＴに、ゲート電極４Ａをマスクにして、ｎ型不純物である砒素（Ａｓ）イオンを、ドーズ量５×１０14ions/cm2、注入エネルギー５０ＫｅＶの注入条件でイオン注入して、ｎ型エクステンション拡散層１０Ａを形成する。
次に、図６（ｃ）に示す工程で、半導体基板１の上の全体に絶縁膜（図示せず）を堆積した後、異方性ドライエッチングを行なうことにより絶縁膜をエッチバックして、ヒューズ素子４の側面上に第１のサイドウォール１１を形成するとともに、ゲート電極４Ａの側面上に第２のサイドウォール１１Ａを形成する。
その後、半導体基板１のトランジスタ形成領域ＡｒｅａＴに、ゲート電極４Ａおよび第２のサイドウォール１１Ａをマスクにして、ｎ型不純物である砒素（Ａｓ）イオンを、ドーズ量５×１０15ions/cm2、注入エネルギー５０ｋｅＶの注入条件でイオン注入して、ｎ型ソース・ドレイン拡散層１２Ａを形成する。このとき同時に、半導体基板１のヒューズ素子形成領域ＡｒｅａＨに形成されているヒューズ素子４にも砒素イオンがイオン注入される。
次に、図６（ｄ）に示す工程で、半導体基板１の上にシリコン酸化膜やフッ素を含有する酸化膜（ＦＳＧ膜）等の第１の層間絶縁膜５を形成した後、ＣＭＰ法を用いて表面平坦化を行なう。その後、第１の実施形態と同様なエッチング条件によって、第１の層間絶縁膜５のうちの一部をエッチングにより除去することにより、ヒューズ素子４の表面に到達するコンタクトホール６ａ，６ｂを形成する。このとき、コンタクトホール６ａの数に比べて、コンタクトホール６ｂの数を多く形成する。本実施形態では、コンタクトホール６ａを５個に対し、コンタクトホール６ｂを１５個形成する。なお、コンタクトホール６ａ, ６ｂの形成と同時に、ｎ型ソース・ドレイン拡散層１２Ａの表面に到達するコンタクトホール６ｃも形成しておく。
その後、ＣＶＤ法を行なうことにより、第１の層間絶縁膜５の上にコンタクトホール６ａ，６ｂ，６ｃを埋めるタングステン膜（図示せず）を形成した後、ＣＭＰ法により第１の層間絶縁膜５上の不要なタングステン膜を研磨除去することにより、コンタクトホール６ａ，６ｂ，６ｃ内にコンタクトプラグ７ａ，７ｂ，７ｃを形成する。このとき、コンタクトプラグ７ａが５個形成されるのに対して、コンタクトプラグ７ｂが１５個形成される。
次に、図６（ｅ）に示す工程で、コンタクトプラグ７ａ，７ｂ，７ｃを含む第１の層間絶縁膜５上に第２の層間絶縁膜９を形成する。その後、第２の層間絶縁膜９の一部をエッチングにより除去することにより、コンタクトプラグ７ａ, ７ｂ, ７ｃに到達する配線溝８ａ, ８ｂ, ８ｃを形成する。その後、第２の層間絶縁膜９の上に、配線溝８ａ, ８ｂ, ８ｃを埋める銅膜（図示せず）を形成し、ＣＭＰ法により第２の層間絶縁膜９上の不要な銅膜を研磨除去することにより、配線溝８ａ，８ｂ，８ｃ内に銅膜からなる金属配線１３ａ，１３ｂ，１３ｃを形成する。なお、本実施形態では、金属配線１３ａ，１３ｂ，１３ｃをいわゆるシングルダマシン法を用いて形成したが、第１の層間絶縁膜５上に金属膜を形成した後、金属膜をエッチングすることにより形成してもよい。あるいは、コンタクトプラグと金属配線を同時に形成するデュアルダマシン法によって形成してもよい。
なお、本実施形態では、図６（ａ）に示す工程で、トランジスタ形成領域ＡｒｅａＴの活性領域を取り囲む第２の溝部１ｂと、ヒューズ素子形成領域ＡｒｅａＨに形成した第１の溝部１ａとを分離して設けたが、必ずしも分離して設ける必要はなく、トランジスタ形成領域ＡｒｅａＴの活性領域を取り囲む素子分離の一部を第１の溝部１ａとしてもよい。この場合、トランジスタ形成領域ＡｒｅａＴの活性領域を取り囲む素子分離のうち、３側面が素子分離絶縁膜２ａとなり、１側面が厚膜絶縁膜２となる。
また、本実施形態では、ヒューズ素子４としてポリシリコン膜のみを用いて説明したが、これに限定されるものではなく、例えば、ポリシリコン膜上にシリサイド膜を形成した積層構造であってもよい。この場合、図６（ｃ）に示す工程で、ｎ型ソース・ドレイン拡散層１２Ａを形成した後に、サリサイド技術を用いて、選択的に露出しているシリコン上に、例えばコバルトシリサイド膜を形成する。これにより、ポリシリコン膜上にコバルトシリサイド膜が形成された積層構造のヒューズ素子４が形成される。なお、このとき同時に、ゲート電極４Ａおよびｎ型ソース・ドレイン拡散層１２Ａ上にもコバルトシリサイド膜が形成される。
以上説明したように、本発明は、電流を印加して溶断するヒューズ素子を有する半導体装置等に有用である。
本発明の第１の実施形態に係る半導体装置であり、（ａ）は平面図、（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。 本発明の第１の実施形態に係るヒューズ素子に電流を流したときの温度分布の計算結果を示す斜視図であり、（ａ）はヒューズ素子内部を温度範囲ごとにハッチングで区別して示す斜視図であり、（ｂ）は（ａ）のＡ−Ａ線に沿った温度分布および温度勾配をグラフにして示す図である。 （ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置であり、（ａ）は平面図、（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。 第２の実施形態の変形例の構造を示し、（ａ）は平面図、（ｂ）は図５（ａ）のＢ−Ｂ線に沿った断面図である。 （ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 従来の電気ヒューズ素子を有する半導体装置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。 従来のヒューズ素子に電流を流したときの温度分布の計算結果を示す斜視図であり、（ａ）はヒューズ素子内部を温度範囲ごとにハッチングで区別して示す斜視図であり、（ｂ）は（ａ）のＣ−Ｃ線に沿った温度分布および温度勾配をグラフにして示す図である。
符号の説明
１ 半導体基板
１ａ 第１の溝部
１ｂ 第２の溝部
２ 厚膜絶縁膜
２ａ 素子分離絶縁膜
３ 薄膜絶縁膜
３Ａ ゲート絶縁膜
４ ヒューズ素子
４Ａ ゲート電極
４ａ 第１の領域
４ｂ 第２の領域
４ｃ 第３の領域
５ 第１の層間絶縁膜
６ａ，６ｂ，６ｃ コンタクトホール
７a, ７ｂ, ７ｃ コンタクトプラグ
８ａ, ８ｂ 配線溝
９ 第２の層間絶縁膜
１０ 不純物拡散層
１０Ａ ｎ型エクステンション拡散層
１１ 第１のサイドウォール
１１Ａ 第２のサイドウォール
１２ 不純物拡散層
１２Ａ ｎ型ソース・ドレイン拡散層
１３ａ，１３ｂ，１３ｃ 金属配線

Claims (26)

  1. 半導体基板の上に設けられた第１の絶縁膜と、
    前記半導体基板の上における前記第１の絶縁膜に隣接する領域に設けられ、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜と、
    前記第１の絶縁膜の上及び前記第２の絶縁膜の上に亘って設けられており、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、
    前記ヒューズ素子の上に設けられた層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、
    前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、
    前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線と
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１の領域の幅は、前記第２の領域および前記第３の領域の幅よりも狭いことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置であって、
    前記第２の領域全体が前記第１の絶縁膜の上に設けられ、前記第３の領域の少なくとも一部は前記第２の絶縁膜の上に設けられていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第２のコンタクトプラグの平面積の合計は、前記第１のコンタクトプラグの平面積の合計よりも大きいことを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置であって、
    前記半導体基板の上に設けられた素子分離絶縁膜と、
    前記半導体基板において側方を前記素子分離絶縁膜によって囲まれる領域の上に設けられたゲート絶縁膜および前記ゲート絶縁膜の上に設けられたゲート電極を有するＭＩＳトランジスタとをさらに備え、
    前記第１の絶縁膜と前記素子分離絶縁膜とは、実質的に同じ膜厚を有し、
    前記第２の絶縁膜と前記ゲート絶縁膜とは、実質的に同じ膜厚を有し、
    前記ヒューズ素子と前記ゲート電極とは、同じ導電体材料で構成されていることを特徴とする半導体装置。
  6. 半導体基板の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられており、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、
    前記ヒューズ素子の上に設けられた層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、
    前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、
    前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線とを備え、
    前記第２のコンタクトプラグの平面積の合計が、前記第１のコンタクトプラグの平面積の合計よりも大きいことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記第２のコンタクトプラグの数は、前記第１のコンタクトプラグの数よりも多いことを特徴とする半導体装置。
  8. 請求項６または７に記載の半導体装置であって、
    前記第２のコンタクトプラグの１つあたりの平面積は、前記第１のコンタクトプラグの１つあたりの平面積よりも大きいことを特徴とする半導体装置。
  9. 請求項６〜８のうちいずれか１項に記載の半導体装置であって、
    前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離は、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きいことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記第１のコンタクトプラグが複数設けられている場合には、前記第１の距離は、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であり、
    前記第２のコンタクトプラグが複数設けられている場合には、前記第２の距離は、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であることを特徴とする半導体装置。
  11. 請求項６〜１０のうちいずれか１項に記載の半導体装置であって、
    前記第１の領域の幅は、前記第２の領域および前記第３の領域の幅よりも狭いことを特徴とする半導体装置。
  12. 請求項６〜１１のうちいずれか１項に記載の半導体装置であって、
    前記半導体基板の上に設けられた素子分離絶縁膜と、
    前記半導体基板において側方を前記素子分離絶縁膜によって囲まれる領域の上に設けられたゲート絶縁膜および前記ゲート絶縁膜の上に設けられたゲート電極を有するＭＩＳトランジスタとをさらに備え、
    前記ヒューズ素子と前記ゲート電極とは、同じ導電体材料で構成されていることを特徴とする半導体装置。
  13. 半導体基板の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられており、ヒューズ部となる第１の領域と、前記第１の領域の一方側に接して設けられた第２の領域と、前記第１の領域の他方側に接して設けられた第３の領域とを有するヒューズ素子と、
    前記ヒューズ素子の上に設けられた層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第２の領域と接する少なくとも１つの第１のコンタクトプラグと、
    前記層間絶縁膜を貫通し、前記ヒューズ素子における前記第３の領域と接する少なくとも１つの第２のコンタクトプラグと、
    前記層間絶縁膜の上に設けられ、前記第１のコンタクトプラグと接続される第１の配線と、
    前記層間絶縁膜の上に設けられ、前記第２のコンタクトプラグと接続される第２の配線とを備え、
    前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離は、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きいことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記第１のコンタクトプラグが複数設けられている場合には、前記第１の距離は、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であり、
    前記第２のコンタクトプラグが複数設けられている場合には、前記第２の距離は、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値であることを特徴とする半導体装置。
  15. 請求項１〜１４のうちいずれか1項に記載の半導体装置であって、
    前記ヒューズ素子は、ポリシリコン膜からなることを特徴とする半導体装置。
  16. ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、
    半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、
    前記半導体基板の上に、前記第１の絶縁膜よりも膜厚の薄い第２の絶縁膜を前記第１の絶縁膜に隣接させて形成する工程（ｂ）と、
    前記工程（ａ）および前記工程（ｂ）の後に、前記第１の絶縁膜の上及び前記第２の絶縁膜の上に亘る前記ヒューズ素子を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記第１の領域の幅が、前記第２の領域および前記第３の領域の幅よりも狭い前記ヒューズ素子を形成することを特徴とする半導体装置の製造方法。
  18. 請求項１６または１７に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記第２の領域全体が前記第１の絶縁膜の上に配置し、前記第３の領域の少なくとも一部が前記第２の絶縁膜の上に配置するように前記ヒューズ素子を形成することを特徴とする半導体装置の製造方法。
  19. ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、
    半導体基板の上に絶縁膜を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記絶縁膜の上に前記ヒューズ素子を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｅ）とを備え、
    前記工程（ｄ）では、前記第２のコンタクトプラグの平面積の合計を、前記第１のコンタクトプラグの平面積の合計よりも大きくすることを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、前記第２のコンタクトプラグを、前記第１のコンタクトプラグよりも多く形成することを特徴とする半導体装置の製造方法。
  21. 請求項１９または２０に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、前記第２のコンタクトプラグの１つあたりの平面積を、前記第１のコンタクトプラグの１つあたりの平面積よりも大きくすることを特徴とする半導体装置の製造方法。
  22. 請求項１９〜２１のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離を、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きくすることを特徴とする半導体装置の製造方法。
  23. 請求項２２に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、前記第１のコンタクトプラグが複数設けられている場合には、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第１の距離とし、前記第２のコンタクトプラグが複数設けられている場合には、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第２の距離とすることを特徴とする半導体装置の製造方法。
  24. 請求項１９〜２３のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）では、前記第１の領域の幅が、前記第２の領域および前記第３の領域の幅よりも狭い前記ヒューズ素子を形成することを特徴とする半導体装置の製造方法。
  25. ヒューズ部となる第１の領域と、前記第１の領域の一方側に接続される第２の領域と、前記第１の領域の他方側に接続される第３の領域とを有するヒューズ素子を備えた半導体装置の製造方法であって、
    半導体基板の上に絶縁膜を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記絶縁膜の上に前記ヒューズ素子を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記ヒューズ素子の上に層間絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記層間絶縁膜を貫通して、前記第２の領域に到達する少なくとも１つの第１のコンタクトプラグと前記第３の領域に到達する少なくとも１つの第２のコンタクトプラグとを形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記層間絶縁膜の上に、前記第１のコンタクトプラグに到達する第１の配線と、前記第２のコンタクトプラグに到達する第２の配線とを形成する工程（ｅ）とを備え、
    前記工程（ｄ）では、前記第１のコンタクトプラグから前記第１の領域までの距離である第１の距離を、前記第２のコンタクトプラグから前記第１の領域までの距離である第２の距離よりも大きくすることを特徴とする半導体装置の製造方法。
  26. 請求項２５に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、前記第１のコンタクトプラグが複数設けられている場合には、前記第１のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第１の距離とし、前記第２のコンタクトプラグが複数設けられている場合には、前記第２のコンタクトプラグのそれぞれから前記第１の領域までの距離の平均値を前記第２の距離とすることを特徴とする半導体装置の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073576A (ja) * 2005-09-05 2007-03-22 Fujitsu Ltd ヒューズ素子及びその切断方法
JP2008066693A (ja) * 2006-08-11 2008-03-21 Renesas Technology Corp 半導体集積回路
JP2008108956A (ja) * 2006-10-26 2008-05-08 Nec Electronics Corp 半導体装置およびその製造方法
KR100834237B1 (ko) * 2006-12-26 2008-05-30 동부일렉트로닉스 주식회사 퓨즈를 가지는 반도체 장치
JP2008171953A (ja) * 2007-01-10 2008-07-24 Renesas Technology Corp 半導体装置
KR100871697B1 (ko) 2007-01-17 2008-12-08 삼성전자주식회사 열발산 구조를 포함하는 전기 퓨즈
KR100896912B1 (ko) 2006-03-27 2009-05-12 삼성전자주식회사 전기적 퓨즈를 포함하는 반도체 소자
JP2011009745A (ja) * 2009-06-29 2011-01-13 Internatl Business Mach Corp <Ibm> 非等長コンタクトを用いた電気的にプログラム可能なヒューズ及びその製造方法
WO2011010702A1 (ja) * 2009-07-22 2011-01-27 株式会社村田製作所 アンチヒューズ素子
KR101024715B1 (ko) * 2008-03-17 2011-03-24 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2011097061A (ja) * 2009-10-30 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 電気ヒューズ構造とその形成方法
KR101159996B1 (ko) * 2009-10-30 2012-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전기적 퓨즈 구조 및 그의 형성 방법
US8274134B2 (en) 2008-10-17 2012-09-25 Renesas Electronics Corporation Semiconductor device with electric fuse having interconnects and via
JP2013171951A (ja) * 2012-02-20 2013-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9741658B2 (en) 2009-10-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method of formation
DE102010045073B4 (de) * 2009-10-30 2021-04-22 Taiwan Semiconductor Mfg. Co., Ltd. Elektrische Sicherungsstruktur
WO2023068265A1 (ja) * 2021-10-21 2023-04-27 株式会社デンソー 半導体装置およびその製造方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759226B1 (en) * 2005-08-30 2010-07-20 Altera Corporation Electrical fuse with sacrificial contact
US7651893B2 (en) * 2005-12-27 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal electrical fuse structure
US7460003B2 (en) * 2006-03-09 2008-12-02 International Business Machines Corporation Electronic fuse with conformal fuse element formed over a freestanding dielectric spacer
US7784009B2 (en) * 2006-03-09 2010-08-24 International Business Machines Corporation Electrically programmable π-shaped fuse structures and design process therefore
US7288804B2 (en) * 2006-03-09 2007-10-30 International Business Machines Corporation Electrically programmable π-shaped fuse structures and methods of fabrication thereof
US7645645B2 (en) * 2006-03-09 2010-01-12 International Business Machines Corporation Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
US20070252238A1 (en) * 2006-04-27 2007-11-01 Charles Lin Tungstein plug as fuse for IC device
DE102006043484B4 (de) * 2006-09-15 2019-11-28 Infineon Technologies Ag Fuse-Struktur und Verfahren zum Herstellen derselben
US7732892B2 (en) * 2006-11-03 2010-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse structures and integrated circuit devices
US7479689B2 (en) * 2007-01-26 2009-01-20 International Business Machines Corporation Electronically programmable fuse having anode and link surrounded by low dielectric constant material
US7888771B1 (en) * 2007-05-02 2011-02-15 Xilinx, Inc. E-fuse with scalable filament link
US7709928B2 (en) * 2007-10-09 2010-05-04 International Business Machines Corporation Electromigration fuse and method of fabricating same
KR20090070826A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 퓨즈를 구비한 반도체 소자 및 그 제조 방법
US20090243032A1 (en) * 2008-03-27 2009-10-01 Shi-Bai Chen Electrical fuse structure
US7642176B2 (en) * 2008-04-21 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method
JP5518322B2 (ja) * 2008-12-02 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
US8101471B2 (en) * 2008-12-30 2012-01-24 Intel Corporation Method of forming programmable anti-fuse element
KR101561650B1 (ko) * 2009-03-06 2015-10-21 삼성전자주식회사 반도체 장치의 이-퓨즈 구조체
JP2010267803A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 半導体装置
KR101048794B1 (ko) * 2009-07-03 2011-07-15 주식회사 하이닉스반도체 반도체 장치의 퓨즈부
US8629015B2 (en) 2009-07-03 2014-01-14 Smartrac Ip B.V. Manufacturing of electronic components
KR101083640B1 (ko) * 2009-07-31 2011-11-16 주식회사 하이닉스반도체 반도체 장치의 퓨즈부 및 그 제조방법
WO2011024340A1 (ja) * 2009-08-27 2011-03-03 パナソニック株式会社 半導体装置及びその製造方法
US20110074538A1 (en) * 2009-09-25 2011-03-31 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
KR101113187B1 (ko) * 2010-01-29 2012-02-15 주식회사 하이닉스반도체 열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로
DE102010003555B4 (de) * 2010-03-31 2019-12-24 Globalfoundries Dresden Module One Llc & Co. Kg Aluminiumsicherungen in einem Halbleiterbauelement, das Metallgateelektrodenstrukturen aufweist
JP5581520B2 (ja) * 2010-04-08 2014-09-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8432751B2 (en) * 2010-12-22 2013-04-30 Intel Corporation Memory cell using BTI effects in high-k metal gate MOS
CN102832196A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种提升电子可编程熔丝器件熔断性能的方法
KR101386703B1 (ko) * 2012-09-28 2014-05-07 매그나칩 반도체 유한회사 반도체 소자의 전기 퓨즈 및 그 제조방법
CN103794549B (zh) * 2012-10-31 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104051417B (zh) * 2013-03-13 2016-08-31 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法
CN104425447B (zh) * 2013-09-04 2017-05-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件
US9099469B2 (en) 2013-10-11 2015-08-04 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
CN104835800B (zh) * 2014-02-08 2019-01-22 北大方正集团有限公司 一种集成电路的熔丝结构及其制造方法
US10153288B2 (en) * 2016-05-31 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Double metal layout for memory cells of a non-volatile memory
CN108630664B (zh) * 2017-03-17 2020-06-09 中芯国际集成电路制造(上海)有限公司 熔丝结构及其形成方法
CN109037190B (zh) * 2018-07-27 2020-07-10 上海华力集成电路制造有限公司 一种电熔丝结构及其制造方法
JP2021174782A (ja) * 2020-04-17 2021-11-01 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222244B1 (en) * 1998-06-08 2001-04-24 International Business Machines Corporation Electrically blowable fuse with reduced cross-sectional area
JP2000040790A (ja) 1998-07-22 2000-02-08 Sony Corp 半導体装置及びその製造方法
US6525397B1 (en) * 1999-08-17 2003-02-25 National Semiconductor Corporation Extended drain MOSFET for programming an integrated fuse element to high resistance in low voltage process technology
US7067897B2 (en) * 2002-02-19 2006-06-27 Kabushiki Kaisha Toshiba Semiconductor device
US6624499B2 (en) * 2002-02-28 2003-09-23 Infineon Technologies Ag System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient
US6661330B1 (en) * 2002-07-23 2003-12-09 Texas Instruments Incorporated Electrical fuse for semiconductor integrated circuits
US6933591B1 (en) * 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US7109564B2 (en) * 2004-03-22 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Low power fuse structure and method of making the same

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073576A (ja) * 2005-09-05 2007-03-22 Fujitsu Ltd ヒューズ素子及びその切断方法
JP4480649B2 (ja) * 2005-09-05 2010-06-16 富士通マイクロエレクトロニクス株式会社 ヒューズ素子及びその切断方法
KR100896912B1 (ko) 2006-03-27 2009-05-12 삼성전자주식회사 전기적 퓨즈를 포함하는 반도체 소자
JP2008066693A (ja) * 2006-08-11 2008-03-21 Renesas Technology Corp 半導体集積回路
JP2008108956A (ja) * 2006-10-26 2008-05-08 Nec Electronics Corp 半導体装置およびその製造方法
KR100834237B1 (ko) * 2006-12-26 2008-05-30 동부일렉트로닉스 주식회사 퓨즈를 가지는 반도체 장치
JP2008171953A (ja) * 2007-01-10 2008-07-24 Renesas Technology Corp 半導体装置
US7808076B2 (en) 2007-01-10 2010-10-05 Renesas Technology Corp. Semiconductor device
US8487402B2 (en) 2007-01-10 2013-07-16 Renesas Electronics Corporation Semiconductor device
US8487403B2 (en) 2007-01-10 2013-07-16 Renesas Electronics Corporation Semiconductor device
KR100871697B1 (ko) 2007-01-17 2008-12-08 삼성전자주식회사 열발산 구조를 포함하는 전기 퓨즈
KR101024715B1 (ko) * 2008-03-17 2011-03-24 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8274134B2 (en) 2008-10-17 2012-09-25 Renesas Electronics Corporation Semiconductor device with electric fuse having interconnects and via
JP2011009745A (ja) * 2009-06-29 2011-01-13 Internatl Business Mach Corp <Ibm> 非等長コンタクトを用いた電気的にプログラム可能なヒューズ及びその製造方法
US8664744B2 (en) 2009-07-22 2014-03-04 Murata Manufacturing Co., Ltd. Anti-fuse element without defective opens
WO2011010702A1 (ja) * 2009-07-22 2011-01-27 株式会社村田製作所 アンチヒューズ素子
JP5467537B2 (ja) * 2009-07-22 2014-04-09 株式会社村田製作所 アンチヒューズ素子
KR101159996B1 (ko) * 2009-10-30 2012-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전기적 퓨즈 구조 및 그의 형성 방법
JP2011097061A (ja) * 2009-10-30 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 電気ヒューズ構造とその形成方法
US9741658B2 (en) 2009-10-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method of formation
US9865536B2 (en) 2009-10-30 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method of formation
DE102010045073B4 (de) * 2009-10-30 2021-04-22 Taiwan Semiconductor Mfg. Co., Ltd. Elektrische Sicherungsstruktur
US11309244B2 (en) 2009-10-30 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse structure and method of formation
US11410925B2 (en) 2009-10-30 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method of formation
JP2013171951A (ja) * 2012-02-20 2013-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
WO2023068265A1 (ja) * 2021-10-21 2023-04-27 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN100444376C (zh) 2008-12-17
JP4284242B2 (ja) 2009-06-24
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US7378718B2 (en) 2008-05-27
US20050285224A1 (en) 2005-12-29

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