JP4600652B2

JP4600652B2 - 半導体装置及びその製造方法

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Publication number: JP4600652B2
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Inventors: 昌良大村
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Publication date: 2010-12-15
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Description

本発明は、半導体装置及びその製造方法に関し、特に半導体基板上に形成された容量素子及びヒューズ素子を有する半導体装置及びその製造方法に関する。

下記の特許文献１に、容量素子、抵抗素子、及びＭＯＳＦＥＴのゲート電極を、２回のフォトリソグラフィ工程で形成する方法が開示されている。この方法によると、容量素子の下部電極用の導電層を形成した後、容量誘電体膜を形成してパターニングする。その後、容量素子の上部電極となる導電層を形成する。この導電層は、ポリシリコン層と金属シリサイド層との２層で構成される。上部電極を残すためのエッチングマスクを形成して、上部電極となる導電層をエッチングする。容量誘電体膜の一部が露出した後もエッチングを続け、下部電極となる導電層をパターニングする。

これにより、容量誘電体膜をパターニングする工程と、上部電極をパターニングする工程との２回のフォトリソグラフィ工程で、容量素子が形成される。抵抗素子は、容量素子の下部電極と同一の導電層により形成される。

特許文献２〜６に、ポリシリコンと金属シリサイドとの２層構造を有するヒューズ素子が開示されている。このような構成とすることにより、ヒューズ素子の低抵抗化を図り、予期せぬ断線の発生を防止することができる。

特許第３０９２７９０号公報特開昭６０−２６１１５４号公報特開昭６２−２３８６５８号公報特開平４−３６５３５１号公報特開平６−２８３６６５号公報特開平７−１３０８６１号公報

容量素子と抵抗素子のみならず、ヒューズ素子をも有する半導体装置の製造において、フォトリソグラフィ工程の回数を低減させることができれば、生産性の向上、製造コストの低減を図ることができる。

本発明の目的は、容量素子及びヒューズ素子を有し、フォトリソグラフィ工程を追加することなく製造可能な半導体装置、及びその製造方法を提供することである。

本発明の一観点によると、半導体基板の表面の一部の領域上に形成された絶縁膜と、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が積層された容量素子と、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該中層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する第１のヒューズ素子とを有する半導体装置が提供される。

本発明の他の観点によると、半導体基板の表面の一部の領域上に形成された絶縁膜と、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が積層された容量素子と、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層と上層とが積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該上層が、前記容量誘電体膜と同一の材料で形成され、かつ該容量誘電体膜と同一の厚さを有する台座と、前記台座の上に配置され、下層と上層とが積層された積層構造を有し、該下層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する第２のヒューズ素子とを有する半導体装置が提供される。

本発明の他の観点によると、半導体基板の表面に形成された絶縁膜の上に、下部電極、容量誘電体膜、第１の上部電極、及び第２の上部電極がこの順番に積層された容量素子と、第１のヒューズ素子とを形成する方法であって、（ａ）半導体基板の表面の一部の領域上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層を形成する工程と、（ｃ）前記第１の導電層の上に、第１の誘電体層を形成する工程と、（ｄ）前記第１の誘電体層をパターニングし、前記絶縁膜の一部の領域上に、該第１の誘電体層からなる容量誘電体膜を残す工程と、（ｅ）前記容量誘電体膜を覆うように、前記第１の導電層の上に、シリコンからなる第２の導電層を形成する工程と、（ｆ）前記第２の導電層の上に、該第２の導電層よりも抵抗率の低い材料からなる第３の導電層を形成する工程と、（ｇ）前記第３の導電層の表面のうち、前記容量誘電体膜に内包される領域、及び前記第１のヒューズ素子が形成される領域を、レジストパターンで覆う工程と、（ｈ）前記レジストパターンをマスクとして、前記第３の導電層、前記第２の導電層をエッチングし、前記容量誘電体膜の一部が露出した後は、該レジストパターンと共に該容量誘電体膜をもマスクとして、前記第１の導電層をエッチングすることにより、該容量誘電体膜の下に該第１の導電層からなる下部電極を残し、該容量誘電体膜の一部の領域上に、該第２の導電層からなる第１の上部電極及び該第３の導電層からなる第２の上部電極を残し、前記絶縁膜上であって該容量誘電体膜から離れた領域に、該第１の導電層、第２の導電層、及び第３の導電層からなる第１のヒューズ素子を残す工程と、（ｉ）前記レジストパターンを除去する工程とを有する半導体装置の製造方法が提供される。

本発明の他の観点によると、半導体基板の表面に形成された絶縁膜の上に、下部電極、容量誘電体膜、第１の上部電極、及び第２の上部電極がこの順番に積層された容量素子と、第２のヒューズ素子とを形成する方法であって、（ｐ）半導体基板の表面の一部の領域上に絶縁膜を形成する工程と、（ｑ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層を形成する工程と、（ｒ）前記第１の導電層の上に、第１の誘電体層を形成する工程と、（ｓ）前記第１の誘電体層をパターニングし、前記絶縁膜の一部の領域上に、該第１の誘電体層からなる容量誘電体膜を残すと共に、形成すべき第２のヒューズ素子を内包する領域に該第１の誘電体層からなる第５の膜を残す工程と、（ｔ）前記容量誘電体膜及び第５の膜を覆うように、前記第１の導電層の上に、シリコンからなる第２の導電層を形成する工程と、（ｕ）前記第２の導電層の上に、該第２の導電層よりも抵抗率の低い材料からなる第３の導電層を形成する工程と、（ｖ）前記第３の導電層の表面のうち、前記容量誘電体膜に内包される領域、及び前記第２のヒューズ素子を形成すべき領域を、レジストパターンで覆う工程と、（ｗ）前記レジストパターンをマスクとして、前記第３の導電層、前記第２の導電層をエッチングし、前記容量誘電体膜及び第５の膜の一部が露出した後は、該レジストパターンと共に該容量誘電体膜及び第５の膜をもマスクとして、前記第１の導電層をエッチングすることにより、該容量誘電体膜の下に該第１の導電層からなる下部電極を残し、該容量誘電体膜の一部の領域上に、該第２の導電層からなる第１の上部電極及び該第３の導電層からなる第２の上部電極を残し、前記第５の膜の上に前記第２の導電層及び第３の導電層で構成された第２のヒューズ素子を残す工程と、（ｘ）前記レジストパターンを除去する工程とを有する半導体装置の製造方法が提供される。

第１のヒューズ素子の下層と容量素子の下部電極、第１のヒューズ素子の中層と容量素子の第１の上部電極、第１のヒューズ素子の上層と容量素子の第２の上部電極を、それぞれ同一の成膜工程及び同一のパターニング工程で形成することにより、工程数を増加させることなくヒューズ素子を形成することができる。

第２のヒューズ素子の下層と容量素子の第１の上部電極、第２のヒューズ素子の上層と容量素子の第２の上部電極を、それぞれ同一の成膜工程及び同一のパターニング工程で形成することにより、工程数を増加させることなくヒューズ素子を形成することができる。

図１に、第１の実施例による半導体装置の一部の平面図を示す。図１の左から右に向かって、ＮＭＯＳＦＥＴ５０、ＰＭＯＳＦＥＴ４０、配線７０、第１のヒューズ素子２０、第２のヒューズ素子３０、抵抗素子６０、及び容量素子１０がこの順番に配置されている。ＮＭＯＳＦＥＴ５０のゲート電極５０Ｇが活性領域を横切り、ＰＭＯＳＦＥＴ４０のゲート電極４０Ｇが、他の活性領域を横切っている。ゲート電極５０Ｇの両側に、ＮＭＯＳＦＥＴ５０のソース領域５０Ｓとドレイン領域５０Ｄとが画定され、ゲート電極４０Ｇの両側に、ＰＭＯＳＦＥＴ４０のソース領域４０Ｓとドレイン領域４０Ｄとが画定されている。ゲート電極５０Ｇは、配線５５を経由してゲート電極４０Ｇに連続している。第２のヒューズ素子３０は、台座３５の内側に配置されている。

ソース領域４０Ｓ、ドレイン領域４０Ｄ、ソース領域５０Ｓ、及びドレイン領域５０Ｄの内部に、それぞれコンタクトホールＣＨ７、ＣＨ８、ＣＨ９、及びＣＨ１０が配置されている。配線５５の内部に、コンタクトホールＣＨ１１が配置されている。

配線７０の両端に、コンタクトホールＣＨ１４及びＣＨ１５が配置されている。第１のヒューズ素子２０の両端にコンタクトホールＣＨ３及びＣＨ４が配置されている。第２のヒューズ素子３０の両端にコンタクトホールＣＨ５及びＣＨ６が配置されている。抵抗素子６０の両端にコンタクトホールＣＨ１２及びＣＨ１３が配置されている。

容量素子１０は、下部電極１０ａと、それに内包される上部電極１０ｃ、１０ｄを含む。下部電極１０ａの内部であって上部電極１０ｃ、１０ｄの外側に、コンタクトホールＣＨ１が配置され、上部電極１０ｃ、１０ｄの内部にコンタクトホールＣＨ２が配置されている。

図２に、図１の一点鎖線Ａ２−Ａ２における断面図を示す。ｐ型シリコンからなる半導体基板１の表面の一部が素子分離絶縁膜（フィールド酸化膜）５で覆われ、素子分離絶縁膜で囲まれた複数の活性領域が画定されている。一つの活性領域がｐ型ウェル５１内に配置され、もう一つの活性領域がｎ型ウェル４１内に配置されている。ｐ型ウェル５１に内包された活性領域内にＮＭＯＳＦＥＴ５０が配置され、ｎ型ウェル４１に内包された活性領域内にＰＭＯＳＦＥＴ４０が配置されている。素子分離絶縁膜５の上に、配線７０、第１のヒューズ素子２０、第２のヒューズ素子３０、抵抗素子６０、及び容量素子１０が配置されている。素子分離絶縁膜５の下面に接する表層部のうち、第１のヒューズ素子２０、第２のヒューズ素子３０、抵抗素子６０、及び容量素子１０の下方の領域に、それぞれｎ型ウェル２２、３２、６２、及び１２が形成されている。

ＮＭＯＳＦＥＴ５０は、ソース領域５０Ｓ、ドレイン領域５０Ｄ、ゲート絶縁膜５０Ｉ、及びゲート電極５０Ｇを含んで構成される。ＰＭＯＳＦＥＴ４０は、ソース領域４０Ｓ、ドレイン領域４０Ｄ、ゲート絶縁膜４０Ｉ、及びゲート電極４０Ｇを含んで構成される。ＮＭＯＳＦＥＴ５０及びＰＭＯＳＦＥＴ４０のソース及びドレイン領域は、低濃度ドレイン構造（ＬＤＤ構造）とされている。ゲート電極５０Ｇは、ポリシリコンからなる下層５０Ｇａ、中層５０Ｇｂ、及び金属シリサイドからなる上層５０Ｇｃを含む３層構造を有し、ゲート電極４０Ｇも、ポリシリコンからなる下層４０Ｇａ、中層４０Ｇｂ、及び金属シリサイドからなる上層４０Ｇｃを含む３層構造を有する。

配線７０は、ポリシリコンからなる下層７０ａ、中層７０ｂ、及び金属シリサイドからなる上層７０ｃを含む３層構造を有する。第１のヒューズ素子２０は、ポリシリコンからなる下層２０ａ、中層２０ｂ、及び金属シリサイドからなる上層２０ｃを含む３層構造を有する。第２のヒューズ素子３０は、素子分離絶縁膜５上の台座３５の上に配置されている。基板法線に平行な視線で見たとき、第２のヒューズ素子３０は、台座３５に内包される。台座３５は、ポリシリコンからなる下層３５ａと誘電体からなる上層３５ｂとの２層構造を有する。第２のヒューズ素子３０は、ポリシリコンからなる下層３０ａと金属シリサイドからなる上層３０ｂとの２層構造を有する。抵抗素子６０はポリシリコンの単層で構成され、その上面が、絶縁膜６１で覆われている。

容量素子１０は、ポリシリコンからなる下部電極１０ａ、容量誘電体膜１０ｂ、ポリシリコンからなる第１の上部電極１０ｃ、及び金属シリサイドからなる第２の上部電極１０ｄがこの順番に積層された積層構造を有する。下部電極１０ａは、容量誘電体膜１０ｂと同一の平面パターンを有する。第１の上部電極１０ｃは、第２の上部電極１０ｄと同一の平面パターンを有する。基板法線に平行な視線で見たとき、第１の上部電極１０ｃ及び第２の上部電極１０ｄは、下部電極１０ａに内包される。

これらの素子を覆うように、半導体基板１の上に層間絶縁膜８０が形成されている。層間絶縁膜８０に、図１に示したコンタクトホールＣＨ１〜ＣＨ１５が形成されている。図２の断面図には、コンタクトホールＣＨ１、ＣＨ２、ＣＨ７〜ＣＨ１０、ＣＨ１３、及びＣＨ１５が現れている。コンタクトホールＣＨ１は、容量素子１０の下部電極１０ａまで達し、コンタクトホールＣＨ２は第２の上部電極１０ｄまで達する。コンタクトホールＣＨ１３は、抵抗素子６０まで達する。コンタクトホールＣｈ１５は、配線７０の上層７０ｃまで達する。コンタクトホールＣＨ７及びＣＨ８は、それぞれソース領域４０Ｓ及びドレイン領域４０Ｄまで達する。コンタクトホールＣＨ９及びＣＨ１０は、それぞれソース領域５０Ｓ及びドレイン領域５０Ｄまで達する。これらのコンタクトホールＣＨ１〜ＣＨ１５内に、タングステン等からなる導電プラグが充填されている。層間絶縁膜８０の上に複数の上層配線９０が形成されている。上層配線９０の各々は、コンタクトホール内に充填された導電プラグを介して、その下の素子に接続される。

次に、第１の実施例による半導体装置の製造方法について説明する。

図３（Ａ）に示すように、ｐ型シリコンからなる半導体基板１の表層部に、イオン注入により、ｐ型ウェル５１、ｎ型ウェル４１、及びｎ型ウェル１２、２２、３２、６２を形成する。基板１の表面の一部の領域に、ＬＯＣＯＳ法により厚さ約５００ｎｍの素子分離絶縁膜５を形成する。素子分離絶縁膜５により活性領域が画定される。なお、シャロートレンチアイソレーション（ＳＴＩ）法により素子分離絶縁膜５を形成してもよい。必要に応じて、ＭＯＳＦＥＴが形成される活性領域の表層部に、チャネル濃度調整のためのイオン注入を行う。活性領域の表面を希フッ酸に晒した後、熱酸化により酸化シリコンからなるゲート絶縁膜４０Ｉ及び５０Ｉを形成する。

図３（Ｂ）に示すように、素子分離絶縁膜５及びゲート絶縁膜４０Ｉ、５０Ｉの上に、ポリシリコンからなる第１の導電層１１１を形成する。第１の導電層１１１は、例えば、シラン（ＳＨ_４）と窒素（Ｎ_２）とを用いた化学気相成長（ＣＶＤ）により形成される。第１の導電層１１１の膜厚の好適な範囲は５０〜１０００ｎｍであり、より好適な範囲は１００〜３００ｎｍであり、さらに好適な範囲は１５０〜２００ｎｍである。第１の導電層１１１に、不純物濃度が１×１０^２０ｃｍ^−３程度になるように、リン（Ｐ）を拡散させる。

第１の導電層１１１の上に、誘電体層１１３を形成する。誘電体層１１３は、酸化シリコンの単層構造、酸窒化シリコンの単層構造、酸化シリコン膜と窒化シリコン膜との２層構造、酸化シリコン膜と酸窒化シリコン膜との２層構造、窒化シリコン膜を酸化シリコン膜で挟んだ３層構造、酸化タンタル膜と酸化シリコン膜との２層構造、酸化タンタル膜と窒化シリコン膜との２層構造、酸化タンタル膜を酸化シリコン膜または窒化シリコン膜で挟んだ３層構造等とすることができる。これらの膜は、例えばプラズマ励起型ＣＶＤまたは電子サイクロトロン共鳴（ＥＣＲ）プラズマを用いたＣＶＤにより形成することができる。酸化シリコン膜の形成には、原料ガスとして、例えばテトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ_３）とを用いる。窒化シリコン膜及び酸窒化シリコン膜の形成には、原料ガスとして、例えばＴＥＯＳ、酸素またはオゾン、及び窒素酸化物（ＮＯｘ）の混合ガスを用いる。

なお、酸化シリコン膜に代えて、フォスフォシリケートガラス（ＰＳＧ）膜またはボロフォスフォシリケートガラス（ＢＰＳＧ）膜を用いてもよい。ＰＳＧ膜またはＢＰＳＧ膜は、例えばプラズマ励起型ＣＶＤまたはＥＣＲプラズマを用いたＣＶＤにより形成することができる。

誘電体層１１３は、容量素子の容量誘電体膜になる。従って、誘電体膜１１３の厚さは、容量素子に求められる静電容量等から決定される。誘電体層１１３の上にレジストパターン１２０を形成する。レジストパターン１２０は、図１に示した容量素子１０の下部電極１０ａ、第２のヒューズ素子３０、及び抵抗素子６０の平面パターンに対応する。レジストパターン１２０をマスクとして、誘電体層１１３をエッチングする。エッチング後、レジストパターン１２０を除去する。

図３（Ｃ）に示すように、容量素子の形成される領域に、容量誘電体膜１０ｂが残り、抵抗素子が形成される領域に誘電体膜６１が残り、第２のヒューズ素子が形成される領域に誘電体膜３５ｂが残る。

図３（Ｄ）に示すように、第１の導電層１１１の上に、ポリシリコンからなる第２の導電層１２３を形成する。第２の導電層１２３は、容量誘電体膜１０ｂ、誘電体膜６１及び３５ｂを覆う。第２の導電層１２３の成膜方法及び成膜条件は、第１の導電層１１１のそれと同じである。第２の導電層１２３の厚さの好適な範囲は２０〜１０００ｎｍであり、より好適な範囲は８０〜３００ｎｍであり、さらに好適な範囲は１００〜１５０ｎｍである。第２の導電層１２３に、不純物濃度が１×１０^１６〜１×１０^２０ｃｍ^−３程度になるように、好ましくは１×１０^２０ｃｍ^−３程度になるようにリンをドープする。

リンをイオン注入法によりドープしてもよい。この場合、第２の導電層１２３にドープする不純物を濃度を高精度に制御できる結果、第２の導電層１２３の抵抗値を高精度に制御することができる。イオン注入法と熱拡散法とを併用してもよい。なお、容量素子を逆極性にしたときの対称性を考慮した場合、下部電極となる第１の導電層１１１及び上部電極となる第２の導電層１２３の不純物濃度を等しくすることが好ましい。

第２の導電層１２３を形成する前に、熱処理を行ってもよい。この熱処理により、容量誘電体膜１０ｂの電気的、物理的性質が改善される。さらに、熱処理時に、容量誘電体膜１０ｂからのデガスが生ずることにより、その上に形成される第２の導電層１２３が剥がれにくくなる。特に、容量誘電体膜１０ｂと第２の導電層１２３との界面における密着性が高まる。これにより、最終的に形成される容量素子の信頼性を向上させることができる。

第２の導電層１２３の上に、高融点金属のシリサイド、例えばタングステンシリサイド（ＷＳｉ_ｘ）からなる第３の導電層１２５を形成する。第３の導電層１２５は、例えばターゲットとしてＷＳｉ_ｘ板を用い、スパッタリングガスとしてＡｒを用いたＤＣマグネトロンスパッタリングにより形成することができる。第３の導電層１２５の膜厚の好適な範囲は、２５〜５００ｎｍであり、より好ましい範囲は８０〜２００ｎｍである。

なお、原料ガスとしてＷＦ_６とＳｉＨ_４を用いたＣＶＤによっても、第３の導電層１２５を形成することが可能である。また、第２の導電層１２３の上に、シリコンとシリサイド反応する金属膜を形成した後、熱処理を行ってシリサイド反応を起こさせることにより、第３の導電層１２５を形成することも可能である。

第３の導電層１２５を、ＷＳｉ_ｘ以外に、第２の導電層１２３よりも抵抗率の低い材料で形成してもよい。例えば、ＷＳｉ_ｘ以外の高融点金属シリサイド、例えばＭｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＴａＳｉ_ｘ等で形成してもよい。その他に、例えばＭｏ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｎｂ、Ｐｔ、Ｚｒ、Ｎｉ、またはこれらの合金で形成してもよい。特に、ＮｉやＣｏは、比較的低温でシリサイドを形成することができ、シリサイド膜の抵抗を低くできる。このため、低抵抗化の観点から、第３の導電層１３５の材料としてＮｉＳｉやＣｏＳｉを選択することが好ましい。また、ＮｉＳｉやＣｏＳｉの融点が比較的低いため、比較的容易にヒューズ素子を切断することができる。

第３の導電層１２５の上に、レジストパターン１３０を形成する。レジストパターン１３０は、図１に示したゲート電極５０Ｇ、４０Ｇ、配線５５、配線７０、第１のヒューズ素子２０、第２のヒューズ素子３０、及び上部電極１０ｃ、１０ｄが形成される領域を覆う。レジストパターン１３０をマスクとして、第３の導電層１２５及び第２の導電層１２３をエッチングする。第２の導電層１２３がエッチングされると、誘電体膜３５ｂの一部、誘電体膜６１、及び容量誘電体膜１０ｂの一部が露出する。これらの誘電体膜が露出した後も、エッチングを続ける。露出した誘電体膜もマスクとなり、第１の導電層１１１がエッチングされる。エッチング後、レジストパターン１３０を除去する。このエッチングは、例えばＣｌ_２とＯ_２との混合ガスを用いたＥＣＲプラズマエッチングにより行う。

図３（Ｅ）に示すように、容量誘電体膜１０ｂの下に、第１の導電層１１１からなる下部電極１０ａが残る。容量誘電体膜１０ｂの一部の領域上に、第２の導電層１２３からなる第１の上部電極１０ｃ、及び第３の導電層１２５からなる第２の上部電極１０ｄが残る。下部電極１０ａ、容量誘電体膜１０ｂ、第１の上部電極１０ｃ、及び第２の上部電極１０ｄにより容量素子１０が構成される。

誘電体膜６１の下に、第１の導電層１１１からなる抵抗素子６０が残る。誘電体膜３５ｂの下に、第１の導電層１１１からなる下層３５ａが残る。下層３５ａと誘電体膜（上層）３５ｂとにより台座３５が構成される。台座３５の上に、第２の導電層１２３からなる下層３０ａが残り、その上に、第３の導電層１２５からなる上層３０ｂが残る。下層３０ａと上層３０ｂとにより、第２のヒューズ素子３０が構成される。

さらに第１のヒューズ素子２０、配線７０、ゲート電極４０Ｇ、５０Ｇが形成される。第１のヒューズ素子２０は、第１の配線層１１１からなる下層２０ａ、第２の配線層１２３からなる中層２０ｂ、及び第３の配線層１２５からなる上層２０ｃが積層された３層構造を有する。同様に、配線７０は、第１の配線層１１１からなる下層７０ａ、第２の配線層１２３からなる中層７０ｂ、及び第３の配線層１２５からなる上層７０ｃが積層された３層構造を有する。ゲート電極４０Ｇは、第１の配線層１１１からなる下層４０Ｇａ、第２の配線層１２３からなる中層４０Ｇｂ、及び第３の配線層１２５からなる上層４０Ｇｃが積層された３層構造を有する。ゲート電極５０Ｇは、第１の配線層１１１からなる下層５０Ｇａ、第２の配線層１２３からなる中層５０Ｇｂ、及び第３の配線層１２５からなる上層５０Ｇｃが積層された３層構造を有する。

図３（Ｆ）に示すように、周知の方法で、ＬＤＤ構造を有するソース及びドレイン領域を形成する。以下、ソース及びドレイン領域の形成方法を簡単に説明する。ＰＭＯＳＦＥＴ４０が配置される領域に開口を有するレジストパターンをマスクとして、低濃度領域を形成するためのイオン注入を行う。次に、ＮＭＯＳＦＥＴ５０が配置される領域に開口を有するレジストパターンをマスクとして、低濃度領域を形成するためのイオン注入を行う。ゲート電極４０Ｇ及び５０Ｇの側壁上に、酸化シリコンからなるサイドウォールスペーサＳＷを形成する。このとき、第１のヒューズ素子２０、第２のヒューズ素子３０、台座３５、配線７０。抵抗素子６０、容量素子１０の側壁上にもサイドウォールスペーサＳＷが形成される。

ＰＭＯＳＦＥＴ４０が配置される領域に開口を有するレジストパターン及びサイドウォールスペーサＳＷをマスクとして、高濃度領域を形成するためのイオン注入を行う。次に、ＮＭＯＳＦＥＴ５０が配置される領域に開口を有するレジストパターン及びサイドウォールスペーサＳＷをマスクとして、高濃度領域を形成するためのイオン注入を行う。これにより、ソース領域４０Ｓ、５０Ｓ、及びドレイン領域４０Ｄ、５０Ｄが形成される。イオン注入後、活性化アニールを行う。

図２に示すように、層間絶縁膜８０の形成、コンタクトホールＣＨ１〜ＣＨ１５の形成、導電プラグの充填、上層配線９０の形成工程を経て、第１の実施例による半導体装置が得られる。

第１の実施例では、容量素子１０の下部電極１０ａ、第１のヒューズ素子２０の下層２０ａ、台座３５の下層３５ａ、抵抗素子６０、配線７０の下層７０ａ、ゲート電極４０Ｇの下層４０Ｇａ、及びゲート電極５０Ｇの下層５０Ｇａが、同一の成膜工程で成膜される。このため、これらの膜は同一の材料で形成され、かつ同一の厚さを有する。同様に、容量素子１０の第１の上部電極１０ｃ、第１のヒューズ素子２０の中層２０ｂ、第２のヒューズ素子３０の下層３０ａ、配線７０の中層７０ｂ、ゲート電極４０Ｇの中層４０Ｇｂ、及びゲート電極５０Ｇの中層５０Ｇｂが、同一の材料で形成され、かつ同一の厚さを有する。容量素子１０の第２の上部電極１０ｄ、第１のヒューズ素子２０の上層２０ｃ、第２のヒューズ素子３０の上層３０ｂ、配線７０の上層７０ｃ、ゲート電極４０Ｇの上層４０Ｇｃ、及びゲート電極５０Ｇの上層５０Ｇｃが、同一の材料で形成され、かつ同一の厚さを有する。台座３５の上層３５ｂと容量誘電体膜１０ｂとが、同一の材料で形成され、かつ同一の厚さを有する。

第１の実施例では、３層構造を有する第１のヒューズ素子２０と、２層構造を有する第２のヒューズ素子３０とが形成される。３層構造になるか２層構造になるかの違いは、図３（Ｂ）に示した工程で、レジストパターン１２０で覆われるか否かにより決定される。このため、切断特性の異なる２種類のヒューズを、工程数の増加を伴うことなく形成することができる。第１のヒューズ素子２０は３層構造を有するために、第２のヒューズ素子３０よりも低抵抗化を図ることが容易である。これに対し、第２のヒューズ素子３０は２層構造であるため、より小さな電流で切断することが可能である。例えば、第１のヒューズ素子２０は第１の電流電圧条件で切断されるが、第２の電流電圧条件では切断されず、第２のヒューズ素子３０は第２の電流電圧条件でも切断されるような組み合わせにすることができる。ヒューズ素子に求められる切断特性及び電気的特性により、３層構造とするか２層構造とするか、適宜選択することができる。

図３（Ｂ）に示したレジストパターン１２０は、容量素子１０の容量誘電体膜１０ｂを形成するためのマスクとなる。図３（Ｄ）に示したレジストパターン１３０は、容量素子１０の上部電極１０ｃ、１０ｄを形成するためのマスクとなる。このため、容量素子１０を形成するための２回のフォトリソグラフィ工程を増加させることなく、２種類のヒューズ素子２０及び３０を形成することができる。

第１の実施例による半導体装置では、ヒューズ素子２０及び３０の下方に、ｎ型ウェル２２及び３２が形成されている。ヒューズ素子の切断時の発熱により、基板にダメージが残った場合にも、ｎ型ウェル２２及び３２を形成しておくことにより、基板への不要なリーク電流の発生を防止することができる。抵抗素子６０及び容量素子１０の下方のｎ型ウェル６２及び１２は、抵抗素子６０や容量素子１０と半導体基板１との間の寄生容量を低減させる機能を有する。半導体基板１としてｎ型のシリコン基板を用いる場合には、ｎ型ウェル１２、２２、３２、６２に代えてｐ型ウェルを形成すればよい。

図４（Ａ）に、第２の実施例による半導体装置の平面図を示す。半導体基板上に、ヒューズ素子２２０と配線２７０とが配置されている。ヒューズ素子２２０の一端が配線２７０の一端に接続されている。両者の相互接続点にコンタクトホールＣＨ２１が配置されている。ヒューズ素子２２０の他端にコンタクトホールＣＨ２０が配置され、配線２７０の他端にコンタクトホールＣＨ２２が配置されている。

ヒューズ素子２２０の一方の縁に切り欠き２２０ａが形成されている。これにより電流の集中が発生し、ヒューズ素子２２０が切断されやすくなる。

図４（Ｂ）に、図４（Ａ）の一点鎖線Ｂ４−Ｂ４における断面図を示す。シリコンからなる半導体基板２００の表面に、素子分離絶縁膜２０５が形成されている。素子分離絶縁膜２０５の上に、ヒューズ素子２２０及び配線２７０が形成されている。ヒューズ素子２２０及び配線２７０は、それぞれ図２に示した第１の実施例による半導体装置の第１のヒューズ素子２０及び配線７０と同じ積層構造を有する。すなわち、ヒューズ素子２２０は、ポリシリコンからなる下層２２０ａ、中層２２０ｂ、及び金属シリサイドからなる上層２２０ｃが積層された３層構造を有する。配線２７０も、ポリシリコンからなる下層２７０ａ、中層２７０ｂ、及び金属シリサイドからなる上層２７０ｃが積層された３層構造を有する。

ヒューズ素子２２０の下層２２０ａと配線２７０の下層２７０ａとは、連続する１つのポリシリコン層で構成される。同様に、ヒューズ素子２２０と配線２７０との中層同士も、連続する１つのポリシリコン層で構成される。また、上層同士は、連続する１つの金属シリサイド層で構成される。

ヒューズ素子２２０及び配線２７０を覆うように、半導体基板２００の上に層間絶縁膜２８０が形成されている。層間絶縁膜２８０に、コンタクトホールＣＨ２０〜ＣＨ２２が形成されている。コンタクトホールＣＨ２０〜ＣＨ２２内に、導電プラグが充填されている。層間絶縁膜２８０の上に、上層配線２９が形成されている。

ヒューズ素子２２０を切断する際には、コンタクトホールＣＨ２０内の導電プラグと、もう一方のコンタクトホールＣＨ２１内の導電プラグとに所定の電圧を印加して、ヒューズ素子２２０に電流を流せばよい。

図５（Ａ）及び（Ｂ）に、それぞれ第３の実施例による半導体装置の平面図及び断面図を示す。図５（Ｂ）は、図５（Ａ）の一点鎖線Ｂ５−Ｂ５における断面図を示す。第３の実施例による半導体装置では、図４（Ａ）に示した第２の実施例による半導体装置のヒューズ素子２２０の代わりに、構造の異なるヒューズ素子２３０が配置されている。第５の実施例では、ヒューズ素子２３０が、図２に示した第１の実施例による半導体装置の第２のヒューズ素子３０と同様の２層構造を有する。２層構造のヒューズ素子２３０の下に、台座２３５が配置されている。ヒューズ素子２３０は、ポリシリコンからなる下層２３０ａと金属シリサイドからなる上層２３０ｂとで構成される。台座２３５は、ポリシリコンからなる下層２３５ａと、誘電体からなる上層２３５ｂとで構成される。

台座２３５の下層２３５ａと配線２７０の下層２７０ａとは、連続する１つのポリシリコン層で構成される。ヒューズ素子２３０の下層２３０ａと配線２７０の中層２７０ｂとが、連続する１つのポリシリコン層で構成される。ヒューズ素子２３０の上層２３０ｃと配線２７０の上層２７０ｃとが、連続する１つの金属シリサイド層で構成される。

第２及び第３の実施例のように、ヒューズ素子と配線とを、ヒューズ素子及び配線が形成された層内に閉じて、相互に接続することができる。

図６（Ａ）に、第４の実施例による半導体装置の平面図を示す。半導体基板上に、ヒューズ素子４２０及び抵抗素子４６０が形成されている。ヒューズ素子４２０の一端と抵抗素子４６０の一端とが相互に接続されている。抵抗素子４６０は、所望の長さを確保するために複数回折れ曲がった形状を有する。両者の相互接続点にコンタクトホールＣＨ４１が配置されている。ヒューズ素子４２０の他端にコンタクトホールＣＨ４０が配置され、抵抗素子４６０の他端にコンタクトホールＣＨ４２が配置されている。

図６（Ｂ）に、図６（Ａ）の一点鎖線Ｂ６−Ｂ６における断面図を示す。シリコンからなる半導体基板４００の表面に素子分離絶縁膜４０５が形成されている。素子分離絶縁膜４０５の上に、ヒューズ素子４２０及び抵抗素子４６０が形成されている。ヒューズ素子４２０は、図２に示した第１の実施例による半導体装置の第１のヒューズ素子２０と同じ積層構造を有する。すなわち、ポリシリコンからなる下層４２０ａ、中層４２０ｂ、及び金属シリサイドからなる上層４２０ｃが積層された３層構造を有する。抵抗素子４６０は、図２に示した第１の実施例による半導体装置の抵抗素子６０と同じポリシリコンの単層構造を有する。抵抗素子４６０の上面が、誘電体膜４６１で覆われている。ヒューズ素子４２０の下層４２０ａと抵抗素子４６０とが、連続する１つのポリシリコン層で形成されている。

ヒューズ素子４２０及び抵抗素子４６０を層間絶縁膜４８０が覆う。層間絶縁膜４８０にコンタクトホールＣＨ４０〜ＣＨ４２が形成されている。コンタクトホールＣＨ４０〜ＣＨ４２内に導電プラグが充填されている。層間絶縁膜４８０の上に上層配線４９０が形成されている。

図６（Ｃ）に、図６（Ｂ）に示したコンタクトホールＣＨ４２の部分の他の構成例を示す。図６（Ｂ）の構造では、３層構造のヒューズ素子４２０の下層４２０ａと同時に堆積されたポリシリコン層に、コンタクトホールＣＨ４２内の導電プラグが接していた。図６（Ｃ）の構成においては、抵抗素子４６０の端部が、下層４６０ａ、中層４６０ｂ、及び上層４６０ｃの３層構造になっている。この下層４６０ａ、中層４６０ｂ、及び上層４６０ｃは、それぞれヒューズ素子４２０の下層４２０ａ、中層４２０ｂ、及び上層４２０ｃと同時に成膜された層である。このように、抵抗素子４６０の端部を３層構造とすることにより、抵抗素子４６０の端部のコンタクトホールＣＨ４２の深さを、ヒューズ素子４２０の両端のコンタクトホールＣＨ４０及びＣＨ４１の深さに揃えることができる。このため、製造工程が容易になる。

図７（Ａ）及び（Ｂ）に、それぞれ第５の実施例による半導体装置の平面図及び断面図を示す。図７（Ｂ）は、図７（Ａ）の一点鎖線Ｂ７−Ｂ７における断面図を示す。以下、図６に示した第４の実施例による半導体装置との相違点について説明する。第４の実施例では、ヒューズ素子４２０が３層構造を有していたが、第５の実施例では、図２に示した第１の実施例による半導体装置の第２のヒューズ素子３０と同様の積層構造を有する。すなわち、ポリシリコンからなる下層４３０ａと金属シリサイドからなる上層４３０ｂとが積層された２層構造を有する。

ヒューズ素子４３０の下に、台座４３５が配置されている。台座４３５は、ポリシリコンからなる下層４３５ａと誘電体からなる上層４３５ｂとが積層された２層構造を有する。台座４３５の下層４３５ａと抵抗素子４６０とが、連続する１つのポリシリコン層で形成されている。ヒューズ素子４３０の、抵抗素子４６０側の端部に、誘電体からなる上層４３５ｂの配置されていない領域が確保され、この領域で、ヒューズ素子４３０が、下層４３５ａ及び抵抗素子４６０を構成するポリシリコン層に電気的に接続されている。

第４及び第５の実施例のように、ヒューズ素子と抵抗素子とを、層間絶縁膜４８０よりも上層の配線を介することなく相互に接続することができる。

抵抗素子５６０の、コンタクトホールＣＨ５２側の端部を、図６（Ｃ）に示した積層構造と同様に３層構造にしてもよい。

図８（Ａ）に、第６の実施例による半導体装置の平面図を示す。半導体基板上に、ヒューズ素子６３０及び容量素子６１０が形成されている。容量素子６１０は、下部電極６１０ａ及び上部電極６１０ｃ、６１０ｄを含んで構成される。ヒューズ素子６３０が、上部電極６１０ｃ、６１０ｄに接続されている。ヒューズ素子６３０と上部電極６１０ｃ、６１０ｄとの相互接続点に、コンタクトホールＣＨ６１が配置されている。ヒューズ素子６３０の他端にコンタクトホールＣＨ６０が配置されている。下部電極６１０ａの内部であって、かつ上部電極６１０ｃ、６１０ｄの外側に、コンタクトホールＣＨ６２が配置されている。

図８（Ｂ）に、図８（Ａ）の一点鎖線Ｂ８−Ｂ８における断面図を示す。半導体基板６００の表面に素子分離絶縁膜６０５が形成され、その上に、ヒューズ素子６３０及び容量素子６１０が形成されている。層間絶縁膜６８０が、ヒューズ素子６３０及び容量素子６１０を覆う。層間絶縁膜６８０にコンタクトホールＣＨ６０〜ＣＨ６２が形成され、その中に導電プラグが充填されている。層間絶縁膜６８０の上に上層配線６９０が形成されている。

ヒューズ素子６３０は、図２に示した第１の実施例による半導体装置の第２のヒューズ素子３０と同様の積層構造を有する。すなわち、ポリシリコンからなる下層６３０ａと、金属シリサイドからなる上層６３０ｂとの２層構造を有する。ヒューズ素子６３０の下に、台座６３５が配置されている。台座６３５は、ポリシリコンからなる下層６３５ａと、誘電体からなる上層６３５ｂとが積層された２層構造を有する。

容量素子６１０は、図２に示した第１の実施例による半導体装置の容量素子１０と同様の積層構造を有する。すなわち、ポリシリコンからなる下部電極６１０ａ、容量誘電体膜６１０ｂ、ポリシリコンからなる第１の上部電極６１０ｃ、及び金属シリサイドからなる第２の上部電極６１０ｄで構成される。

台座６３５の下層６３５ａと下部電極６１０ａとが、連続した１つのポリシリコン層で形成されている。台座６３５の上層６３５ｂと容量誘電体膜６１０ｂとが、連続した１つの誘電体層で形成されている。ヒューズ素子６３０の下層６３０ａと第１の上部電極６１０ｃとが、連続した１つのポリシリコン層で形成されている。ヒューズ素子６３０の上層６３０ｂと第２の上部電極６１０ｄとが、連続した１つの金属シリサイド層で形成されている。このように、ヒューズ素子６３０は、ヒューズ素子６３０が形成された配線層内に閉じて、容量素子６１０に接続される。

コンタクトホールＣＨ６０内の導電プラグが、ヒューズ素子６３０の一端に接続され、コンタクトホールＣＨ６１内の導電プラグが、ヒューズ素子６３０と容量素子６１０の上部電極６１０ｃ、６１０ｄとの相互接続点に接続されている。コンタクトホールＣＨ６２内の導電プラグが、容量素子６１０の下部電極６１０ａに接続されている。なお、コンタクトホールＣＨ６２内の導電プラグと下部電極６１０ａとの接続箇所に、上部電極６１０ｃ及び６１０ｄと同時に成膜されたポリシリコン層と金属シリサイド層とを残し、図６（Ｃ）と同様の３層構造にしてもよい。

図４〜図８に示した実施例においては、ヒューズ素子が、同一配線層内に配置された抵抗素子や容量素子に、他の配線層を経由することなく接続される。このため、上層のＡｌ配線等を経由して接続する場合に比べて、集積度を向上させることができる。

図９を参照して、上述の実施例によるヒューズ素子を用いた抵抗トリミング回路について説明する。

図９（Ａ）に、抵抗トリミング回路の一構成例を示す。抵抗素子Ｒ_１とヒューズ素子Ｆ_１とが並列に接続された第１の回路Ｐ_１と、抵抗素子Ｒ_２とヒューズ素子Ｆ_２とが並列に接続された第２の回路Ｐ_２とが、相互に並列に接続されている。第１の回路Ｐ_１及び第２の回路Ｐ_２の各々は、例えば図６（Ａ）〜図６（Ｃ）または図７に示された実施例による半導体装置と同様の構造を有する。第１の回路Ｐ_１と第２の回路Ｐ_２との並列回路に、抵抗素子Ｒ_Ｃが直列に接続されている。

この回路の合成抵抗は、Ｒ_Ｃ＋１／（（１／Ｒ_１）＋（１／Ｆ_１）＋（１／Ｒ_２）＋（１／Ｆ_２））となる。ヒューズ素子Ｆ_１を切断したときの合成抵抗は、Ｒ_Ｃ＋１／（（１／Ｒ_１）＋（１／Ｒ_２）＋（１／Ｆ_２））となる。２本のヒューズ素子Ｆ_１及びＦ_２を切断したときの合成抵抗は、Ｒ_Ｃ＋１／（（１／Ｒ_１）＋（１／Ｒ_２））となる。

一方のヒューズ素子Ｆ_２は、第１の電流電圧条件で切断されるが第２の電流電圧条件では切断されず、他方のヒューズ素子Ｆ_１は、第２の電流電圧条件でも切断されるとする。ヒューズ素子Ｆ_１及びＦ_２に同時に第２の電流電圧条件の電気信号を印加すると、ヒューズ素子Ｆ_１のみを切断することができる。ヒューズ素子Ｆ_１及びＦ_２に同時に第１の電流電圧条件の電気信号を印加すると、両方のヒューズ素子Ｆ_１及びＦ_２を切断することができる。このように、２本のヒューズ素子の一方に選択的に切断信号を印加するためのヒューズ選択回路を設けることなく、印加する電流電圧条件を適当に選択することにより、一方のヒューズ素子Ｆ_１のみを切断することもできるし、両方のヒューズ素子Ｆ_１及びＦ_２を切断することもできる。このように、ヒューズ素子の切断状態により、３種類の合成抵抗を実現することができる。

図９（Ｂ）に、他の抵抗トリミング回路を示す。抵抗素子Ｒ_１とヒューズ素子Ｆ_１とが直列に接続された第１の回路Ｓ_１、抵抗素子Ｒ_２とヒューズ素子Ｆ_２とが直列に接続された第２の回路Ｓ_２、及び抵抗素子Ｒ_Ｃ２が、並列に接続されている。この並列回路に抵抗素子Ｒ_Ｃ１が直列に接続されている。

図９（Ｃ）に、さらに他のトリミング回路を示す。抵抗素子Ｒ_１とヒューズ素子Ｆ_１とが並列に接続された第１の回路Ｐ_１、抵抗素子Ｒ_２とヒューズ素子Ｆ_２とが並列に接続された第２の回路Ｐ_２、及びもう一つの抵抗素子Ｒ_Ｃが、直列に接続されている。

図９（Ｂ）及び図９（Ｃ）に示した抵抗トリミング回路においても、図９（Ａ）に示した回路と同様に、ヒューズ素子に印加する切断信号の電圧電流条件を適当に選択することにより、３種類の合成抵抗を実現することができる。

図１０を参照して、上述の実施例によるヒューズ素子を用いた容量トリミング回路について説明する。

図１０（Ａ）に、容量トリミング回路の一構成例を示す。キャパシタＣ_１とヒューズ素子Ｆ_１とが並列に接続された第１の回路Ｐ_１、キャパシタＣ_２とヒューズ素子Ｆ_２とが並列に接続された第２の回路Ｐ_２、及びもう一つのキャパシタＣ_Ｃが直列に接続されている。第１の回路Ｐ１及び第２の回路Ｐ２の各々は、例えば図８に示した実施例による半導体装置と同様の構造を有する。

ヒューズ素子Ｆ_１及びＦ_２が切断されていない状態では、合成容量はＣ_Ｃになる。ヒューズ素子Ｆ_１を切断すると、合成容量は、１／（（１／Ｃ_Ｃ）＋（１／Ｃ_１））になる。ヒューズ素子Ｆ_１及びＦ_２の両方を切断すると、合成容量は、１／（（１／Ｃ_Ｃ）＋（１／Ｃ_１）＋（１／Ｃ_２））になる。このように、３種類の合成容量を実現することができる。

図１０（Ｂ）に、容量トリミング回路の他の構成例を示す。キャパシタＣ_１とヒューズ素子Ｆ_１とが直列に接続された回路と、キャパシタＣ_Ｃ１とが並列に接続されて第１の回路Ｐ_１を構成する。キャパシタＣ_２とヒューズ素子Ｆ_２とが直列に接続された回路と、キャパシタＣ_Ｃ２とが並列に接続されて第２の回路Ｐ_２を構成する。第１の回路Ｐ_１と第２の回路Ｐ_２とが直列に接続されている。キャパシタＣ_１とヒューズ素子Ｆ_１との直列回路、及びキャパシタＣ_２とヒューズ素子Ｆ_２との直列回路の各々は、例えば、図８に示した半導体装置と同様の構造を有する。この構成例においても、３種類の合成容量を実現することができる。

図１０（Ｃ）に、容量トリミング回路のさらに他の構成例を示す。キャパシタＣ_１とヒューズ素子Ｆ_１とが並列に接続されて第１の回路Ｐ_１を構成する。キャパシタＣ_２とヒューズ素子Ｆ_２とが直列に接続された回路と、もう一つのキャパシタＣ_Ｃとが並列に接続された第２の回路Ｐ_２を構成する。第１の回路Ｐ_１と第２の回路Ｐ_２とが直列に接続されている。キャパシタＣ_１とヒューズ素子Ｆ_１とからなる並列回路、及びキャパシタＣ_２とヒューズ素子Ｆ_２とからなる直列回路の各々は、例えば図８に示した半導体装置と同様の構造を有する。ヒューズ素子Ｆ_２を切断すると合成容量は小さくなり、さらにヒューズ素子Ｆ_１を切断すると、合成容量はより小さくなる。この構成例においても、３種類の合成容量を実現することができる。

図１１（Ａ）及び図１１（Ｂ）に、それぞれ図９（Ｃ）の抵抗トリミング回路と図１０（Ａ）の容量トリミング回路とを並列に接続したトリミング回路及び直列に接続したトリミング回路を示す。このように、抵抗トリミング回路と容量トリミング回路とを種々に組み合わせることも可能である。

ヒューズ選択回路を集積回路上に形成すれば、切断条件の相違によってヒューズ素子を選択的に切断する方法とヒューズ選択回路とを併用することにより、さらに多段の抵抗とヒューズ素子とを用いた複雑なトリミング回路を形成することも可能になる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

第１の実施例による半導体装置の平面図である。第１の実施例による半導体装置の断面図である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その１）である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その２）である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その３）である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その４）である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その５）である。第１の実施例による半導体装置の製造方法を説明するための製造途中における装置の断面図（その６）である。第２の実施例による半導体装置の平面図である。第２の実施例による半導体装置の断面図である。第３の実施例による半導体装置の平面図である。第３の実施例による半導体装置の断面図である。第４の実施例による半導体装置の平面図である。第４の実施例による半導体装置の断面図である。第４の実施例による半導体装置の抵抗素子の端部と導電プラグとの接続箇所の他の構成例を示す断面図である。第５の実施例による半導体装置の平面図である。第５の実施例による半導体装置の断面図である。第６の実施例による半導体装置の平面図ある。第６の実施例による半導体装置の断面図である。上記実施例による半導体装置を用いた抵抗トリミング回路の一構成例を示す等価回路図である。上記実施例による半導体装置を用いた抵抗トリミング回路の他の構成例を示す等価回路図である。上記実施例による半導体装置を用いた抵抗トリミング回路の他の構成例を示す等価回路図である。上記実施例による半導体装置を用いた容量トリミング回路の一構成例を示す等価回路図である。上記実施例による半導体装置を用いた容量トリミング回路の他の構成例を示す等価回路図である。上記実施例による半導体装置を用いた容量トリミング回路の他の構成例を示す等価回路図である。抵抗及び容量トリミング回路の一構成例を示す等価回路図である。抵抗及び容量トリミング回路の他の構成例を示す等価回路図である。

符号の説明

１、２００、４００、６００半導体基板、５、２０５、４０５、６０５素子分離絶縁膜、１０、６１０容量素子、１２、２２、３２、６２ｎ型ウェル、２０第１のヒューズ素子、３０第２のヒューズ素子、３５、４３５、６３５台座、４０ＰＭＯＳＦＥＴ、５０ＮＭＯＳＦＥＴ、５１ｐ型ウェル、４１ｎ型ウェル、５５、２７０配線、６０、４６０抵抗素子、７０配線、８０、２８０、４８０、６８０層間絶縁膜、９０、２９０、４９０、６９０上層配線、２２０、２３０、４２０、４３０、６３０ヒューズ素子

Claims

半導体基板の表面の一部の領域上に形成された絶縁膜と、
前記絶縁膜の一部の領域上に配置され、基板側から順番に、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が積層された容量素子と、
前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該中層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する第１のヒューズ素子と
を有する半導体装置。
さらに、
前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層と上層とが積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該上層が、前記容量誘電体膜と同一の材料で形成され、かつ該容量誘電体膜と同一の厚さを有する台座と、
前記台座の上に配置され、下層と上層とが積層された積層構造を有し、該下層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する第２のヒューズ素子と
を含む請求項１に記載の半導体装置。
前記半導体基板の表面に、前記絶縁膜で囲まれた活性領域が画定されており、
さらに、前記活性領域内に、ソース領域、ドレイン領域、ゲート絶縁膜、及びゲート電極を含むＭＩＳＦＥＴを有し、該ゲート電極は、基板側から順番に、下層、中層、及び上層が積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該中層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する請求項１または２に記載の半導体装置。
さらに、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該中層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有し、前記第１のヒューズ素子に接続された配線を有し、
前記第１のヒューズ素子と前記配線との下層同士が、連続する１つの層で構成され、前記第１のヒューズ素子と前記配線との中層同士が、連続する１つの層で構成され、前記第１のヒューズ素子と前記配線との上層同士が、連続する１つの層で構成されている請求項１〜３のいずれかに記載の半導体装置。
さらに、前記絶縁膜の一部の領域上に配置され、前記第１のヒューズ素子に接続された抵抗素子を有し、
前記第１のヒューズ素子の下層と前記抵抗素子とが、連続する１つの層で構成されている請求項１〜４のいずれかに記載の半導体装置。
半導体基板の表面の一部の領域上に形成された絶縁膜と、
前記絶縁膜の一部の領域上に配置され、基板側から順番に、下部電極、容量誘電体膜、シリコンからなる第１の上部電極、及び該第１の上部電極よりも抵抗率の低い材料からなる第２の上部電極が積層された容量素子と、
前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層と上層とが積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該上層が、前記容量誘電体膜と同一の材料で形成され、かつ該容量誘電体膜と同一の厚さを有する台座と、
前記台座の上に配置され、下層と上層とが積層された積層構造を有し、該下層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有する第２のヒューズ素子と
を有する半導体装置。
さらに、前記絶縁膜の一部の領域上に配置され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有し、該下層が、前記下部電極と同一の材料で形成され、かつ該下部電極と同一の厚さを有し、該中層が、前記第１の上部電極と同一の材料で形成され、かつ該第１の上部電極と同一の厚さを有し、該上層が、前記第２の上部電極と同一の材料で形成され、かつ該第２の上部電極と同一の厚さを有し、前記第２のヒューズ素子に接続された配線を有し、
前記台座の下層と前記配線の下層とが、連続する１つの層で構成され、前記第２のヒューズ素子の下層と前記配線の中層とが、連続する１つの層で構成され、前記第２のヒューズ素子の上層と前記配線の上層とが、連続する１つの層で構成されている請求項６に記載の半導体装置。
さらに、前記絶縁膜の一部の領域上に配置され、前記第２のヒューズ素子に接続された抵抗素子を有し、
前記台座の下層と前記抵抗素子とが、連続する１つの層で構成されており、前記第２のヒューズ素子と前記抵抗素子との接続箇所において、前記第２のヒューズ素子の下層の底面が、前記抵抗素子の上面に接する請求項６または７に記載の半導体装置。
前記第２のヒューズ素子が、前記容量素子の第１及び第２の上部電極に接続されており、前記台座の下層と前記容量素子の下部電極とが、連続する１つの層で構成され、該台座の上層と該容量素子の容量誘電体膜とが、連続する１つの層で構成され、前記第２のヒューズ素子の下層と前記第１の上部電極とが、連続する１つの層で構成され、該第２のヒューズ素子の上層と前記第２の上部電極とが、連続する１つの層で構成されている請求項６〜８のいずれかに記載の半導体装置。
半導体基板の表面に形成された絶縁膜の上に、下部電極、容量誘電体膜、第１の上部電極、及び第２の上部電極がこの順番に積層された容量素子と、第１のヒューズ素子とを形成する方法であって、
（ａ）半導体基板の表面の一部の領域上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層を形成する工程と、
（ｃ）前記第１の導電層の上に、第１の誘電体層を形成する工程と、
（ｄ）前記第１の誘電体層をパターニングし、前記絶縁膜の一部の領域上に、該第１の誘電体層からなる容量誘電体膜を残す工程と、
（ｅ）前記容量誘電体膜を覆うように、前記第１の導電層の上に、シリコンからなる第２の導電層を形成する工程と、
（ｆ）前記第２の導電層の上に、該第２の導電層よりも抵抗率の低い材料からなる第３の導電層を形成する工程と、
（ｇ）前記第３の導電層の表面のうち、前記容量誘電体膜に内包される領域、及び前記第１のヒューズ素子が形成される領域を、レジストパターンで覆う工程と、
（ｈ）前記レジストパターンをマスクとして、前記第３の導電層、前記第２の導電層をエッチングし、前記容量誘電体膜の一部が露出した後は、該レジストパターンと共に該容量誘電体膜をもマスクとして、前記第１の導電層をエッチングすることにより、該容量誘電体膜の下に該第１の導電層からなる下部電極を残し、該容量誘電体膜の一部の領域上に、該第２の導電層からなる第１の上部電極及び該第３の導電層からなる第２の上部電極を残し、前記絶縁膜上であって該容量誘電体膜から離れた領域に、該第１の導電層、第２の導電層、及び第３の導電層からなる第１のヒューズ素子を残す工程と、
（ｉ）前記レジストパターンを除去する工程と
を有する半導体装置の製造方法。
前記工程ａが、前記絶縁膜で囲まれた活性領域上にゲート絶縁膜を形成する工程を含み、
前記工程ｂで形成される第１の導電層が前記ゲート絶縁膜の上にも形成され、
前記工程ｇにおいて、前記レジストパターンの一部が前記活性領域を跨ぐように前記レジストパターンを形成し、
前記工程ｈにおいて、前記ゲート絶縁膜の一部の領域上に、前記第１の導電層、第２の導電層、及び第３の導電層からなるゲート電極を残し、
前記工程ｉの後に、さらに、
（ｊ）前記ゲート電極の両側の半導体基板の表層部に、ソース及びドレイン領域を形成する工程を含む請求項１０に記載の半導体装置の製造方法。
前記工程ｄにおいて、形成されるべき第２のヒューズ素子を内包する領域に、前記第１の誘電体層からなる第５の膜を残し、
前記工程ｇにおいて、前記レジストパターンの一部が、形成すべき第２のヒューズ素子に対応する領域を覆うように前記レジストパターンを形成し、
前記工程ｈにおいて、前記第５の膜が露出した後は、該第５の膜をもマスクとして前記第１の導電層をエッチングし、該第５の膜、及びその下の該第１の導電層からなる第４の膜で構成された台座を形成するとともに、該台座の上に残された前記第２の導電層及び第３の導電層で構成された第２のヒューズ素子を形成する請求項１０または１１に記載の半導体装置の製造方法。
半導体基板の表面に形成された絶縁膜の上に、下部電極、容量誘電体膜、第１の上部電極、及び第２の上部電極がこの順番に積層された容量素子と、第２のヒューズ素子とを形成する方法であって、
（ｐ）半導体基板の表面の一部の領域上に絶縁膜を形成する工程と、
（ｑ）前記絶縁膜を覆うように、前記半導体基板の上に、第１の導電層を形成する工程と、
（ｒ）前記第１の導電層の上に、第１の誘電体層を形成する工程と、
（ｓ）前記第１の誘電体層をパターニングし、前記絶縁膜の一部の領域上に、該第１の誘電体層からなる容量誘電体膜を残すと共に、形成すべき第２のヒューズ素子を内包する領域に該第１の誘電体層からなる第５の膜を残す工程と、
（ｔ）前記容量誘電体膜及び第５の膜を覆うように、前記第１の導電層の上に、シリコンからなる第２の導電層を形成する工程と、
（ｕ）前記第２の導電層の上に、該第２の導電層よりも抵抗率の低い材料からなる第３の導電層を形成する工程と、
（ｖ）前記第３の導電層の表面のうち、前記容量誘電体膜に内包される領域、及び前記第２のヒューズ素子を形成すべき領域を、レジストパターンで覆う工程と、
（ｗ）前記レジストパターンをマスクとして、前記第３の導電層、前記第２の導電層をエッチングし、前記容量誘電体膜及び第５の膜の一部が露出した後は、該レジストパターンと共に該容量誘電体膜及び第５の膜をもマスクとして、前記第１の導電層をエッチングすることにより、該容量誘電体膜の下に該第１の導電層からなる下部電極を残し、該容量誘電体膜の一部の領域上に、該第２の導電層からなる第１の上部電極及び該第３の導電層からなる第２の上部電極を残し、前記第５の膜の上に前記第２の導電層及び第３の導電層で構成された第２のヒューズ素子を残す工程と、
（ｘ）前記レジストパターンを除去する工程と
を有する半導体装置の製造方法。
前記工程ｐが、前記絶縁膜で囲まれた活性領域上にゲート絶縁膜を形成する工程を含み、
前記工程ｑで形成される第１の導電層が前記ゲート絶縁膜の上にも形成され、
前記工程ｖにおいて、前記レジストパターンの一部が前記活性領域を跨ぐように前記レジストパターンを形成し、
前記工程ｗにおいて、前記ゲート絶縁膜の一部の領域上に、前記第１の導電層、第２の導電層、及び第３の導電層からなるゲート電極を残し、
前記工程ｘの後に、さらに、
（ｙ）前記ゲート電極の両側の半導体基板の表層部に、ソース及びドレイン領域を形成する工程を含む請求項１３に記載の半導体装置の製造方法。