JP2007129085A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 230000005669 field effect Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 238000010030 laminating Methods 0.000 claims abstract 2
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 18
- 239000010410 layer Substances 0.000 description 172
- 238000002955 isolation Methods 0.000 description 22
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
【課題】半導体装置を構成する抵抗素子の占有面積を縮小することができる半導体装置及びその製造方法を提供する。
【解決手段】基板１０に絶縁膜１２が形成されており、この絶縁膜１２の上層に第１抵抗素子１８ｂが形成されており、さらに、第１抵抗素子１８ｂの上層に積層して第２抵抗素子２１ｂが形成されている構成とし、特に第１抵抗素子１８ｂ及び第２抵抗素子２１ｂがそれぞれ電界効果トランジスタのゲート電極を構成する層（ゲート電極１８ａ）またはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層２１ａなどと共通の層を含む構成とする。
【選択図】図１
【解決手段】基板１０に絶縁膜１２が形成されており、この絶縁膜１２の上層に第１抵抗素子１８ｂが形成されており、さらに、第１抵抗素子１８ｂの上層に積層して第２抵抗素子２１ｂが形成されている構成とし、特に第１抵抗素子１８ｂ及び第２抵抗素子２１ｂがそれぞれ電界効果トランジスタのゲート電極を構成する層（ゲート電極１８ａ）またはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層２１ａなどと共通の層を含む構成とする。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関し、特に基板に抵抗素子及びトランジスタが形成された半導体装置及びその製造方法に関する。
半導体装置を構成する基本的な素子として、電界効果トランジスタとバイポーラトランジスタなどの能動素子と、抵抗素子、キャパシタ及びインダクタンスなどの受動素子などがある。
上記の抵抗素子は、例えば、抵抗素子本体をポリシリコンなどの半導体層で構成し、半導体層の両端に取り出し電極を設けて構成される。
上記の抵抗素子は、例えば、抵抗素子本体をポリシリコンなどの半導体層で構成し、半導体層の両端に取り出し電極を設けて構成される。
上記のような抵抗素子を構成する半導体層としては、製造工程を簡略化するために、例えば電界効果トランジスタの製造工程に組み込む場合、電界効果トランジスタのゲート電極などと共通の層によって形成する方法が知られている。
上記のような製造方法が、例えば特許文献１に記載されている。
上記のような製造方法が、例えば特許文献１に記載されている。
上記のような抵抗素子は占有面積が大きいので、半導体装置の微細化を促進するために面積を縮小することが望まれている。
特開２００５−２３６１０５号公報
解決しようとする問題点は、半導体装置を構成する抵抗素子の占有面積を縮小することが困難である点である。
上記の問題点を解決するため、本発明の半導体装置は、基板に形成された絶縁膜と、上記絶縁膜の上層に形成された第１抵抗素子と、上記第１抵抗素子の上層に積層して形成された第２抵抗素子とを有する。
上記の本発明の半導体装置は、基板に絶縁膜が形成されており、この絶縁膜の上層に第１抵抗素子が形成されており、さらに、第１抵抗素子の上層に積層して第２抵抗素子が形成されている。
上記の本発明の半導体装置は、好適には、上記基板の半導体領域にトランジスタが形成されており、上記第１抵抗素子及び上記第２抵抗素子は、それぞれ上記トランジスタを構成する層と共通の層を含む。
上記の本発明の半導体装置は、さらに好適には、上記トランジスタとして上記基板の半導体領域に電界効果トランジスタ及びバイポーラトランジスタが形成されており、上記第１抵抗素子が上記電界効果トランジスタのゲート電極を構成する層と共通の層を含み、上記第２抵抗素子が上記バイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層と共通の層を含む。
上記の本発明の半導体装置は、さらに好適には、上記基板の半導体領域に第１バイポーラトランジスタ及び第２バイポーラトランジスタが形成されており、上記第１抵抗素子が上記第１バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第１エミッタ形成層と共通の層を含み、上記第２抵抗素子が上記第２バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層を含む。
また、上記の問題点を解決するため、半導体装置の製造方法は、基板に絶縁膜を形成する工程と、上記絶縁膜の上層に第１抵抗素子を形成する工程と、上記第１抵抗素子の上層に積層して第２抵抗素子を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、基板に絶縁膜を形成し、この絶縁膜の上層に第１抵抗素子を形成し、第１抵抗素子の上層に積層して第２抵抗素子を形成する。
上記の本発明の半導体装置の製造方法は、好適には、上記基板の半導体領域にトランジスタを形成する工程をさらに有し、上記第１抵抗素子を形成する工程と上記第２抵抗素子を形成する工程において、それぞれ上記トランジスタを構成する層と共通の層を含むように形成する。
上記の本発明の半導体装置の製造方法は、さらに好適には、上記トランジスタを形成する工程が、上記基板の半導体領域に電界効果トランジスタを形成する工程と、上記半導体領域にバイポーラトランジスタを形成する工程とを含み、上記第１抵抗素子を形成する工程において、上記電界効果トランジスタのゲート電極を構成する層と共通の層を含むように形成し、上記第２抵抗素子を形成する工程において、上記バイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層と共通の層を含むように形成する。
上記の本発明の半導体装置の製造方法は、さらに好適には、上記基板の半導体領域に第１バイポーラトランジスタを形成する工程と、上記半導体領域に第２バイポーラトランジスタを形成する工程とをさらに有し、上記第１抵抗素子を形成する工程において、上記第１バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第１エミッタ形成層を構成する層と共通の層を含むように形成し、上記第２抵抗素子を形成する工程において、上記第２バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層を含むように形成する。
本発明の半導体装置は、第１抵抗素子と第２抵抗素子を積層させた構成とすることにより、半導体装置を構成する抵抗素子の占有面積を縮小することができる。
本発明の半導体装置の製造方法は、第１抵抗素子と第２抵抗素子を積層して形成することにより、半導体装置を構成する抵抗素子の占有面積を縮小することができる。
以下、本発明の半導体装置の実施の形態について図面を参照して説明する。
第１実施形態
図１は本実施形態に係る半導体装置の断面図であり、図２（Ａ）は図１の要部（抵抗素子領域）の拡大断面図であり、図２（Ｂ）は図２（Ａ）に対応する領域の平面図である。
本実施形態に係る半導体装置は、ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＴＲ）及び抵抗素子（ＲＥ）を有する。
図１は本実施形態に係る半導体装置の断面図であり、図２（Ａ）は図１の要部（抵抗素子領域）の拡大断面図であり、図２（Ｂ）は図２（Ａ）に対応する領域の平面図である。
本実施形態に係る半導体装置は、ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＴＲ）及び抵抗素子（ＲＥ）を有する。
例えば、Ｐ型シリコンの半導体基板１０上に、Ｎ―型シリコンのエピタキシャル半導体層１１が形成されており、その表層部分にＬＯＣＯＳ法などによって形成された酸化シリコンからなる素子分離絶縁膜１２により素子分離されている。さらに素子分離絶縁膜１２下部におけるエピタキシャル半導体層１１中に半導体基板１０に達するようにＰ＋型シリコンの素子分離層１３が埋め込まれて形成されている。上記のようにして、ＭＯＳ電界効果トランジスタ（ＦＥＴ）領域、バイポーラトランジスタ（ＢＴＲ）領域及び抵抗素子（ＲＥ）領域がそれぞれ素子分離されている。
上記のＭＯＳ電界効果トランジスタ（ＦＥＴ）領域においては、エピタキシャル半導体層１１にチャネル形成領域を有し、チャネル形成領域の上層にゲート絶縁膜１７が形成され、ゲート絶縁膜１７の上層にゲート電極１８ａが形成され、ゲート電極１８ａの両側部におけるエピタキシャル半導体層１１内において上記チャネル形成領域に隣接して、Ｐ型半導体層１９及びＰ＋型半導体層２６からなるソース・ドレインが形成されている。
上記のエピタキシャル半導体層１１の上層におけるゲート電極１８ａの両側部にサイドウォール絶縁膜２３ａが形成されており、ゲート電極１８ａの表面及びＰ＋型半導体層２６の表面にＴｉなどの高融点金属のシリサイド層２９が形成されている。
以上のようにして絶縁ゲート構造を有するＰチャネル型のＭＯＳ電界効果トランジスタ（ＦＥＴ）が構成されている。
上記のエピタキシャル半導体層１１の上層におけるゲート電極１８ａの両側部にサイドウォール絶縁膜２３ａが形成されており、ゲート電極１８ａの表面及びＰ＋型半導体層２６の表面にＴｉなどの高融点金属のシリサイド層２９が形成されている。
以上のようにして絶縁ゲート構造を有するＰチャネル型のＭＯＳ電界効果トランジスタ（ＦＥＴ）が構成されている。
上記のＭＯＳ電界効果トランジスタ（ＦＥＴ）は、酸化シリコンからなる層間絶縁膜３０に被覆され、ゲート電極１８ａとＰ＋型半導体層２６の表面に形成されたシリサイド層２９に達するコンタクトホールが開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線（３１ａ，３１ｂ）が形成されており、さらなる不図示の上層配線に接続される構成となっている。
図面上はＰチャネル型のＭＯＳ電界効果トランジスタを示しているが、不図示の領域にＮチャネル型のＭＯＳ電界効果トランジスタが設けられてＣＭＯＳ（相補的ＭＯＳ）トランジスタ構造とすることもできる。あるいはＮチャネル型のＭＯＳ電界効果トランジスタのみを有する構成としてもよい。
また、上記のバイポーラトランジスタ（ＢＴＲ）領域においては、エピタキシャル半導体層１１をコレクタ領域とし、半導体基板１０とエピタキシャル半導体層１１の界面部分にＮ＋型埋め込み層１４が形成され、エピタキシャル半導体層１１の表面からＮ＋型埋め込み層１４に達するＮ＋型プラグ１５が形成されている。
また、上記コレクタ領域となるエピタキシャル半導体層１１の表層部分に真性ベース領域となるＰ―型半導体層１６とベース取り出し領域となるＰ＋型半導体層２７が形成されている。
また、上記真性ベース領域となるＰ―型半導体層１６の表層部分に、エミッタ領域となるＮ＋型半導体層２８が形成されている。上記のようにして、ｎｐｎ型バイポーラトランジスタが構成されている。
また、上記コレクタ領域となるエピタキシャル半導体層１１の表層部分に真性ベース領域となるＰ―型半導体層１６とベース取り出し領域となるＰ＋型半導体層２７が形成されている。
また、上記真性ベース領域となるＰ―型半導体層１６の表層部分に、エミッタ領域となるＮ＋型半導体層２８が形成されている。上記のようにして、ｎｐｎ型バイポーラトランジスタが構成されている。
上記のＮ＋型半導体層２８の上層に、Ｎ＋型半導体層２８領域を開口する開口部が形成された酸化シリコンからなるエミッタ形成層下部絶縁膜２０ａが形成されており、エミッタ形成層下部絶縁膜２０ａに形成された開口部からＮ＋型半導体層２８に接するように、エミッタ形成層２１ａが形成されている。エミッタ形成層２１ａは、エミッタ領域となるＮ＋型半導体層２８の形成用の導電性不純物を含有するポリシリコンなどからなり、エミッタ形成層下部絶縁膜２０ａの開口部を経てＰ―型半導体層１６中にＮ型導電性不純物を拡散してＮ＋型半導体層２８を形成するための層である。
上記のエミッタ形成層２１ａの両側部にサイドウォール絶縁膜２４ａが形成されており、エミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面にＴｉなどの高融点金属のシリサイド層２９が形成されている。
以上のようにしてｎｐｎ型のバイポーラトランジスタ（ＢＴＲ）が構成されている。
上記のエミッタ形成層２１ａの両側部にサイドウォール絶縁膜２４ａが形成されており、エミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面にＴｉなどの高融点金属のシリサイド層２９が形成されている。
以上のようにしてｎｐｎ型のバイポーラトランジスタ（ＢＴＲ）が構成されている。
上記のバイポーラトランジスタ（ＢＴＲ）は、酸化シリコンからなる層間絶縁膜３０に被覆され、エミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面に形成されたＴｉなどの高融点金属のシリサイド層２９に達するコンタクトホールが開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線（３２ａ，３２ｂ）が形成されており、さらなる不図示の上層配線に接続される構成となっている。
また、図１及び図２（Ａ）に示すように、上記の抵抗素子（ＲＥ）領域においては、素子分離絶縁膜１２の上層に、ポリシリコンがパターン形成されて第１抵抗素子１８ｂが形成されており、その外周部においてサイドウォール絶縁膜２３ｂが形成されている。第１抵抗素子１８ｂを構成するポリシリコンは、ＭＯＳ電界効果トランジスタ（ＦＥＴ）を構成するゲート電極１８ａと共通の層から構成されている。
さらに、第１抵抗素子１８ｂの両端部を除く上層において、抵抗素子間絶縁膜２０ｂを介してポリシリコンがパターン形成されて第２抵抗素子２１ｂが形成されており、その外周部においてサイドウォール絶縁膜２４ｂが形成されている。第２抵抗素子２１ｂを構成するポリシリコンは、バイポーラトランジスタ（ＢＴＲ）を構成するエミッタ形成層２１ａと共通の層から構成されている。
ここで、図２（Ｂ）の平面図に示すように、第２抵抗素子２１ｂの上層には、第２抵抗素子２１ｂの両端部を除く領域において酸化シリコンなどのシリサイドブロック層２５が形成されており、また、第１抵抗素子１８ｂに対しては第２抵抗素子２１ｂ及びサイドウォール絶縁膜２４ｂがシリサイドブロック層として機能し、第１抵抗素子１８ｂの両端部の表面及び第２抵抗素子２１ｂの両端部の表面にＴｉなどの高融点金属のシリサイド層２９が形成されている。
以上のようにして、積層された第１抵抗素子（Ｒ１）及び第２抵抗素子（Ｒ２）からなる抵抗素子ＲＥが構成されている。
以上のようにして、積層された第１抵抗素子（Ｒ１）及び第２抵抗素子（Ｒ２）からなる抵抗素子ＲＥが構成されている。
上記の積層された抵抗素子（ＲＥ）は、酸化シリコンからなる層間絶縁膜３０に被覆されている。
第１抵抗素子１８ｂの両端部の表面に形成されたＴｉなどの高融点金属のシリサイド層２９に達するコンタクトホール（ＣＴ１８ｂ）が開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線３３ａが形成されており、一方、第２抵抗素子２１ｂの両端部の表面に形成されたＴｉなどの高融点金属のシリサイド層２９に達するコンタクトホール（ＣＴ２１ｂ）が開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線３３ｂが形成されている。
上層配線（３３ａ，３３ｂ）は、さらなる不図示の上層配線に接続される構成となっている。
第１抵抗素子１８ｂの両端部の表面に形成されたＴｉなどの高融点金属のシリサイド層２９に達するコンタクトホール（ＣＴ１８ｂ）が開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線３３ａが形成されており、一方、第２抵抗素子２１ｂの両端部の表面に形成されたＴｉなどの高融点金属のシリサイド層２９に達するコンタクトホール（ＣＴ２１ｂ）が開口されており、シリサイド層２９に接続するようにコンタクトプラグを含む上層配線３３ｂが形成されている。
上層配線（３３ａ，３３ｂ）は、さらなる不図示の上層配線に接続される構成となっている。
上記の本実施形態に係る半導体装置は、製造工程を簡略化するために、第１抵抗素子１８ｂは例えば電界効果トランジスタのゲート電極と共通の層によって形成されたものであり、一方で、第２抵抗素子２１ｂはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層によって形成されたものであり、さらに、第１抵抗素子と第２抵抗素子を積層させた構成とすることにより、半導体装置を構成する抵抗素子の占有面積を縮小することができる。
上記の本実施形態の半導体装置において、第１抵抗素子と第２抵抗素子はそれぞれ単独で抵抗素子として使用されてもよく、あるいは所望のシート抵抗を得られるように直列または並列に接続して使用されてもよい。
次に、本実施形態に係る半導体装置の製造方法について図３〜１０を参照して説明する。
まず、図３に示すように、例えば、Ｐ型の半導体基板１０上に、エピタキシャル成長法により、Ｎ−型のエピタキシャル半導体層１１を形成する。
このとき、バイポーラトランジスタの形成領域において、予め半導体基板１０にＮ型の導電性不純物を導入しておき、エピタキシャル半導体層１１の形成後に半導体基板１０とエピタキシャル半導体層１１の両者に拡散させることでＮ＋型埋め込み層１４を形成する。
さらに、素子分離領域にＰ型の導電性不純物をパターンに沿ってイオン注入して素子分離層１３を形成し、ＬＯＣＯＳ法によって酸化シリコンの素子分離絶縁膜１２を形成する。
また、素子分離絶縁膜で分離された活性領域において、ＭＯＳ電界効果トランジスタ形成領域においては必要に応じてチャネル不純物をイオン注入し、また、バイポーラトランジスタ形成領域においてはＮ型及びＰ型の導電性不純物をイオン注入してＮ＋型プラグ１５及びＰ―型半導体層１６を形成する。
まず、図３に示すように、例えば、Ｐ型の半導体基板１０上に、エピタキシャル成長法により、Ｎ−型のエピタキシャル半導体層１１を形成する。
このとき、バイポーラトランジスタの形成領域において、予め半導体基板１０にＮ型の導電性不純物を導入しておき、エピタキシャル半導体層１１の形成後に半導体基板１０とエピタキシャル半導体層１１の両者に拡散させることでＮ＋型埋め込み層１４を形成する。
さらに、素子分離領域にＰ型の導電性不純物をパターンに沿ってイオン注入して素子分離層１３を形成し、ＬＯＣＯＳ法によって酸化シリコンの素子分離絶縁膜１２を形成する。
また、素子分離絶縁膜で分離された活性領域において、ＭＯＳ電界効果トランジスタ形成領域においては必要に応じてチャネル不純物をイオン注入し、また、バイポーラトランジスタ形成領域においてはＮ型及びＰ型の導電性不純物をイオン注入してＮ＋型プラグ１５及びＰ―型半導体層１６を形成する。
次に、図４に示すように、例えば、熱酸化法により活性領域におけるエピタキシャル半導体層１１の表面にゲート絶縁膜１７を形成し、さらにＣＶＤ（化学気相成長）法によりポリシリコンを堆積し、フォトリソグラフィ工程によりゲート電極のパターンのレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングによりパターン加工することで、ゲート電極１８ａを形成する。
この工程において、素子分離絶縁膜１２の上層において、ゲート電極１８ａを形成するためのポリシリコンを一部パターンとして残し、第１抵抗素子１８ｂを形成する。
この工程において、素子分離絶縁膜１２の上層において、ゲート電極１８ａを形成するためのポリシリコンを一部パターンとして残し、第１抵抗素子１８ｂを形成する。
次に、図５に示すように、例えば、ＭＯＳ電界効果トランジスタ形成領域を開口するレジスト膜をパターン形成し、ゲート電極１８ａをマスクとしてＰ型の導電性不純物をイオン注入してソース・ドレインを構成するＰ型半導体層１９を形成する。
次に、図６に示すように、例えば、ＣＶＤ法により全面に酸化シリコンを堆積させ、ゲート電極１８ａを構成するポリシリコンと次工程において形成するエミッタ形成層を構成するポリシリコンを分離するためのゲートエミッタ分離絶縁膜２０を形成する。ゲートエミッタ分離絶縁膜２０は、第１抵抗素子１８ｂも被覆するようにして形成する。
フォトリソグラフィ工程によりエミッタ形成領域を開口するパターンのレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施してゲートエミッタ分離絶縁膜２０にエミッタ形成用の開口部２０ｅを開口する。
フォトリソグラフィ工程によりエミッタ形成領域を開口するパターンのレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施してゲートエミッタ分離絶縁膜２０にエミッタ形成用の開口部２０ｅを開口する。
次に、図７に示すように、例えば、ＣＶＤ法によりポリシリコンを堆積し、フォトリソグラフィ工程によりエミッタ形成層のパターンのレジスト膜をパターン形成し、ＲＩＥなどのエッチングによりパターン加工することで、エミッタ形成用の開口部２０ｅを塞ぐようなパターンでエミッタ形成層２１ａを形成する。
この工程において、第１抵抗素子１８ｂ上のゲートエミッタ分離絶縁膜２０の上層において、エミッタ形成層２１ａを形成するためのポリシリコンを一部パターンとして残し、第２抵抗素子２１ｂを形成する。
この工程において、第１抵抗素子１８ｂ上のゲートエミッタ分離絶縁膜２０の上層において、エミッタ形成層２１ａを形成するためのポリシリコンを一部パターンとして残し、第２抵抗素子２１ｂを形成する。
次に、図８に示すように、例えば、ＣＶＤ法により全面に酸化シリコンを堆積させ、サイドウォール用絶縁膜２２を形成する。
次に、図９に示すように、例えば、ゲートエミッタ分離絶縁膜２０及びサイドウォール用絶縁膜２２に対して全面にエッチバックを行い、ゲート電極１８ａの両側部にゲートエミッタ分離絶縁膜２０及びサイドウォール用絶縁膜２２の一部を残してサイドウォール絶縁膜２３ａを形成する。サイドウォール絶縁膜２３ａの幅はサイドウォール用絶縁膜２２により調整できる。このとき、同時に第１抵抗素子１８ｂの外周部においてもサイドウォール絶縁膜２３ｂが形成される。
一方、エミッタ形成層２１ａの下部及び両側部にゲートエミッタ分離絶縁膜２０及びサイドウォール用絶縁膜２２の一部を残して、エミッタ形成層下部絶縁膜２０ａ及びサイドウォール絶縁膜２４ａを形成する。このとき、同時に第２抵抗素子２１ｂの外周部においてもサイドウォール絶縁膜２４ｂが形成される。さらに、第２抵抗素子２１ｂの両端部を除いて被覆するようにサイドウォール用絶縁膜２２の一部を残すことで、シリサイドブロック層２５を形成する。
一方、エミッタ形成層２１ａの下部及び両側部にゲートエミッタ分離絶縁膜２０及びサイドウォール用絶縁膜２２の一部を残して、エミッタ形成層下部絶縁膜２０ａ及びサイドウォール絶縁膜２４ａを形成する。このとき、同時に第２抵抗素子２１ｂの外周部においてもサイドウォール絶縁膜２４ｂが形成される。さらに、第２抵抗素子２１ｂの両端部を除いて被覆するようにサイドウォール用絶縁膜２２の一部を残すことで、シリサイドブロック層２５を形成する。
次に、図１０に示すように、例えば、ＭＯＳ電界効果トランジスタ形成領域を開口するレジスト膜をパターン形成し、ゲート電極１８ａ及びサイドウォール絶縁膜２３ａをマスクとしてＰ型の導電性不純物をイオン注入して、Ｐ型半導体層１９に接続するようにソース・ドレインを構成するＰ＋型半導体層２６を形成する。
上記と同様にして、バイポーラトランジスタ形成領域においてはベース取り出し領域となるＰ＋型半導体層２７を形成する。
さらに、熱処理によりエミッタ形成層２１ａからＰ―型半導体層１６中にＮ型の導電性不純物を拡散させ、エミッタ領域となるＮ＋型半導体層２８を形成する。
さらに、表面に露出しているシリコンを自己整合的にシリサイド化することで、ＭＯＳ電界効果トランジスタ形成領域においてゲート電極１８ａの表面及びＰ＋型半導体層２６の表面に、バイポーラトランジスタ形成領域においてエミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面に、抵抗素子形成領域において第１抵抗素子１８ｂの両端部の表面及び第２抵抗素子２１ｂの両端部の表面に、それぞれＴｉなどの高融点金属のシリサイド層２９を形成する。
上記と同様にして、バイポーラトランジスタ形成領域においてはベース取り出し領域となるＰ＋型半導体層２７を形成する。
さらに、熱処理によりエミッタ形成層２１ａからＰ―型半導体層１６中にＮ型の導電性不純物を拡散させ、エミッタ領域となるＮ＋型半導体層２８を形成する。
さらに、表面に露出しているシリコンを自己整合的にシリサイド化することで、ＭＯＳ電界効果トランジスタ形成領域においてゲート電極１８ａの表面及びＰ＋型半導体層２６の表面に、バイポーラトランジスタ形成領域においてエミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面に、抵抗素子形成領域において第１抵抗素子１８ｂの両端部の表面及び第２抵抗素子２１ｂの両端部の表面に、それぞれＴｉなどの高融点金属のシリサイド層２９を形成する。
以上のようにして、ＭＯＳ電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＴＲ）及び抵抗素子（ＲＥ）が形成される。
以降の工程としては、例えば、ＣＶＤ法により全面に酸化シリコンを堆積させて層間絶縁膜３０を形成し、ゲート電極１８ａの表面及びＰ＋型半導体層２６の表面、エミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面、第１抵抗素子１８ｂの両端部の表面及び第２抵抗素子２１ｂの両端部の表面に、それぞれ形成されたシリサイド層２９に達するコンタクトホールを開口し、コンタクトプラグを含む上層配線（３１ａ，３１ｂ，３２ｂ，３２ｂ，３３ａ，３３ｂ）が形成して図１に示す構成の半導体装置を製造することができる。
以降の工程としては、例えば、ＣＶＤ法により全面に酸化シリコンを堆積させて層間絶縁膜３０を形成し、ゲート電極１８ａの表面及びＰ＋型半導体層２６の表面、エミッタ形成層２１ａの表面、Ｐ＋型半導体層２７及びＮ＋型プラグ１５の表面、第１抵抗素子１８ｂの両端部の表面及び第２抵抗素子２１ｂの両端部の表面に、それぞれ形成されたシリサイド層２９に達するコンタクトホールを開口し、コンタクトプラグを含む上層配線（３１ａ，３１ｂ，３２ｂ，３２ｂ，３３ａ，３３ｂ）が形成して図１に示す構成の半導体装置を製造することができる。
上記の本実施形態に係る半導体装置の製造方法によれば、第１抵抗素子１８ａは例えば電界効果トランジスタのゲート電極と共通の層によって形成され、一方で、第２抵抗素子２１ａはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層によって形成されたもので、製造工程を簡略化して製造できるものであり、さらに、第１抵抗素子と第２抵抗素子を積層して形成することにより、半導体装置を構成する抵抗素子の占有面積を縮小して製造することができる。
第２実施形態
図１１（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子を直列に接続した抵抗素子の平面図であり、図１１（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端のそれぞれに端子となる上層配線（３３ａ，３３ｂ）が独立して形成され、他端において第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成されている。
図１１（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子を直列に接続した抵抗素子の平面図であり、図１１（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端のそれぞれに端子となる上層配線（３３ａ，３３ｂ）が独立して形成され、他端において第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成されている。
第３実施形態
図１２（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子を並列に接続した抵抗素子の平面図であり、図１２（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端に第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、他端においても第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、これらの上層配線３３ｃが端子となる構成である。
図１２（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子を並列に接続した抵抗素子の平面図であり、図１２（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端に第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、他端においても第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、これらの上層配線３３ｃが端子となる構成である。
第４実施形態
図１３（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子と、その隣接部に積層して形成された第３抵抗素子と第４抵抗素子を直列に接続した抵抗素子の平面図であり、図１３（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）が積層して形成され、その隣接部に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）と同様にして、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ２）が積層して形成されている。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端に第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、一方、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ４）の一端においても第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｃが形成されている。
また、他端側においては、第２抵抗素子２１ｂ（Ｒ２）と第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｄが形成され、第１抵抗素子１８ｂ（Ｒ１）と第３抵抗素子１８ｂ（Ｒ３）に接続する上層配線３３ａがそれぞれ独立に形成され、これらが端子となる構成である。
図１３（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子と、その隣接部に積層して形成された第３抵抗素子と第４抵抗素子を直列に接続した抵抗素子の平面図であり、図１３（Ｂ）は等価回路図である。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）が積層して形成され、その隣接部に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）と同様にして、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ２）が積層して形成されている。
第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）の一端に第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）を接続する上層配線３３ｃが形成され、一方、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ４）の一端においても第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｃが形成されている。
また、他端側においては、第２抵抗素子２１ｂ（Ｒ２）と第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｄが形成され、第１抵抗素子１８ｂ（Ｒ１）と第３抵抗素子１８ｂ（Ｒ３）に接続する上層配線３３ａがそれぞれ独立に形成され、これらが端子となる構成である。
第５実施形態
図１４（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子と、その隣接部に積層して形成された第３抵抗素子と第４抵抗素子を並列に接続した抵抗素子の平面図であり、図１４（Ｂ）は等価回路図である。
第４実施形態と同様に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）が積層して形成され、その隣接部に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）と同様にして、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ２）が積層して形成されている。
上記の第１抵抗素子１８ｂ（Ｒ１）、第２抵抗素子２１ｂ（Ｒ２）、第３抵抗素子１８ｂ（Ｒ３）及び第４抵抗素子２１ｂ（Ｒ４）の一端を接続する上層配線３３ｅが形成され、一方、他端においても第１抵抗素子１８ｂ（Ｒ１）、第２抵抗素子２１ｂ（Ｒ２）、第３抵抗素子１８ｂ（Ｒ３）及び第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｅが形成され、これらが端子となる構成である。
図１４（Ａ）は上記のように積層して形成された第１抵抗素子と第２抵抗素子と、その隣接部に積層して形成された第３抵抗素子と第４抵抗素子を並列に接続した抵抗素子の平面図であり、図１４（Ｂ）は等価回路図である。
第４実施形態と同様に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）が積層して形成され、その隣接部に、第１抵抗素子１８ｂ（Ｒ１）と第２抵抗素子２１ｂ（Ｒ２）と同様にして、第３抵抗素子１８ｂ（Ｒ３）と第４抵抗素子２１ｂ（Ｒ２）が積層して形成されている。
上記の第１抵抗素子１８ｂ（Ｒ１）、第２抵抗素子２１ｂ（Ｒ２）、第３抵抗素子１８ｂ（Ｒ３）及び第４抵抗素子２１ｂ（Ｒ４）の一端を接続する上層配線３３ｅが形成され、一方、他端においても第１抵抗素子１８ｂ（Ｒ１）、第２抵抗素子２１ｂ（Ｒ２）、第３抵抗素子１８ｂ（Ｒ３）及び第４抵抗素子２１ｂ（Ｒ４）を接続する上層配線３３ｅが形成され、これらが端子となる構成である。
第６実施形態
図１５は本実施形態に係る半導体装置の要部（抵抗素子部）の拡大断面図である。
素子分離絶縁膜１２の上層に、ポリシリコンがパターン形成されて第１抵抗素子２１ｃが形成されている。第１抵抗素子２１ｃを構成するポリシリコンは、例えばｎｐｎ型の第１バイポーラトランジスタを構成するエミッタ形成層（不図示）と共通の層から構成されている。第１抵抗素子２１ｃの下部には、酸化シリコンのゲートエミッタ分離絶縁膜２０ｃが残されている。
図１５は本実施形態に係る半導体装置の要部（抵抗素子部）の拡大断面図である。
素子分離絶縁膜１２の上層に、ポリシリコンがパターン形成されて第１抵抗素子２１ｃが形成されている。第１抵抗素子２１ｃを構成するポリシリコンは、例えばｎｐｎ型の第１バイポーラトランジスタを構成するエミッタ形成層（不図示）と共通の層から構成されている。第１抵抗素子２１ｃの下部には、酸化シリコンのゲートエミッタ分離絶縁膜２０ｃが残されている。
さらに、第１抵抗素子２１ｃの両端部を除く上層において、抵抗素子間絶縁膜２０ｄを介してポリシリコンがパターン形成されて第２抵抗素子２１ｄが形成されている。第２抵抗素子２１ｄを構成するポリシリコンは、ｐｎｐ型の第２バイポーラトランジスタを構成するエミッタ形成層（不図示）と共通の層から構成されている。
上記以外の構成は第１実施形態と同様にして、不図示の領域にｎｐｎ型の第１バイポーラトランジスタとｐｎｐ型の第２バイポーラトランジスタが形成されているものである。さらに、ＣＭＯＳトランジスタなどが形成されていてもよい。
上記以外の構成は第１実施形態と同様にして、不図示の領域にｎｐｎ型の第１バイポーラトランジスタとｐｎｐ型の第２バイポーラトランジスタが形成されているものである。さらに、ＣＭＯＳトランジスタなどが形成されていてもよい。
上記のように、第１実施形態のようにＣＭＯＳトランジスタのゲート電極と共通の層からなる抵抗素子とバイポーラトランジスタのエミッタ形成層と共通の層からなる抵抗素子が積層した構成だけでなく、ｐｎｐ型バイポーラトランジスタのエミッタ形成層と共通の層からなる抵抗素子とｎｐｎ型バイポーラトランジスタのエミッタ形成層と共通の層からなる抵抗素子を積層した構成としても、第１実施形態と同様に、製造工程を簡略化するために、第１抵抗素子１８ａは例えば電界効果トランジスタのゲート電極と共通の層によって形成されたものであり、一方で、第２抵抗素子２１ａはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層によって形成されたものであり、さらに、第１抵抗素子と第２抵抗素子を積層させた構成とすることにより、半導体装置を構成する抵抗素子の占有面積を縮小することができる。
本実施形態は、第２〜５実施形態に対しても好ましく適用することができる。
本実施形態は、第２〜５実施形態に対しても好ましく適用することができる。
本発明は上記の説明に限定されない。
例えば、第１抵抗素子がバイポーラトランジスタを構成する層と共通の層から形成され、第２抵抗素子がＭＯＳ電界効果トランジスタを構成する層と共通の層から形成された構成としてもよい。
第１抵抗素子と第２抵抗素子の一方をＭＯＳ電界効果トランジスタを構成する層と共通の層から形成し、他方をバイポーラトランジスタを構成する層と共通の層から形成する場合、バイポーラトランジスタとしてはｎｐｎ型とｐｎｐ型のいずれでもよい。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
例えば、第１抵抗素子がバイポーラトランジスタを構成する層と共通の層から形成され、第２抵抗素子がＭＯＳ電界効果トランジスタを構成する層と共通の層から形成された構成としてもよい。
第１抵抗素子と第２抵抗素子の一方をＭＯＳ電界効果トランジスタを構成する層と共通の層から形成し、他方をバイポーラトランジスタを構成する層と共通の層から形成する場合、バイポーラトランジスタとしてはｎｐｎ型とｐｎｐ型のいずれでもよい。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
本発明の半導体装置は、トランジスタ及び抵抗素子を有する半導体装置に適用できる。
本発明の半導体装置の製造方法は、トランジスタと抵抗素子を有する半導体装置を製造する方法として適用できる。
１０…半導体基板、１１…エピタキシャル半導体層、１２…素子分離絶縁膜、１３…素子分離層、１４…Ｎ＋型埋め込み層、１５…Ｎ＋型プラグ、１６…Ｐ―型半導体層、１７…ゲート絶縁膜、１８ａ…ゲート電極、１８ｂ…第１抵抗素子、１９…Ｐ型半導体層、２０ａ…エミッタ形成層下部絶縁膜、２０ｂ…抵抗素子間絶縁膜、２０ｃ…ゲートエミッタ分離絶縁膜、２０ｄ…抵抗素子間絶縁膜、２０ｅ…開口部、２１ａ…エミッタ形成層、２１ｂ…第２抵抗素子、２１ｃ…第１抵抗素子、２１ｄ…第２抵抗素子、２２…サイドウォール用絶縁膜、２３ａ…サイドウォール絶縁膜、２３ｂ…サイドウォール絶縁膜、２４ａ…サイドウォール絶縁膜、２４ｂ…サイドウォール絶縁膜、２５…シリサイドブロック層、２６…Ｐ＋型半導体層、２７…Ｐ＋型半導体層、２８…Ｎ＋型半導体層、２９…シリサイド層、３０…層間絶縁膜、３１ａ，３１ｂ…上層配線、３２ａ，３２ｂ…上層配線、３３ａ，３３ｂ…上層配線、ＦＥＴ…ＭＯＳ電界効果トランジスタ、ＢＴＲ…バイポーラトランジスタ、ＲＥ…抵抗素子、Ｒ１…第１抵抗素子、Ｒ２…第２抵抗素子、Ｒ３…第３抵抗素子、Ｒ４…第４抵抗素子、ＣＴ１８ｂ，ＣＴ２１ｂ…コンタクトホール
Claims (8)
- 基板に形成された絶縁膜と、
上記絶縁膜の上層に形成された第１抵抗素子と、
上記第１抵抗素子の上層に積層して形成された第２抵抗素子と
を有する半導体装置。 - 上記基板の半導体領域にトランジスタが形成されており、
上記第１抵抗素子及び上記第２抵抗素子は、それぞれ上記トランジスタを構成する層と共通の層を含む
請求項１に記載の半導体装置。 - 上記トランジスタとして上記基板の半導体領域に電界効果トランジスタ及びバイポーラトランジスタが形成されており、
上記第１抵抗素子が上記電界効果トランジスタのゲート電極を構成する層と共通の層を含み、
上記第２抵抗素子が上記バイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層と共通の層を含む
請求項２に記載の半導体装置。 - 上記基板の半導体領域に第１バイポーラトランジスタ及び第２バイポーラトランジスタが形成されており、
上記第１抵抗素子が上記第１バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第１エミッタ形成層と共通の層を含み、
上記第２抵抗素子が上記第２バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層を含む
請求項２に記載の半導体装置。 - 基板に絶縁膜を形成する工程と、
上記絶縁膜の上層に第１抵抗素子を形成する工程と、
上記第１抵抗素子の上層に積層して第２抵抗素子を形成する工程と
を有する半導体装置の製造方法。 - 上記基板の半導体領域にトランジスタを形成する工程をさらに有し、
上記第１抵抗素子を形成する工程と上記第２抵抗素子を形成する工程において、それぞれ上記トランジスタを構成する層と共通の層を含むように形成する
請求項５に記載の半導体装置の製造方法。 - 上記トランジスタを形成する工程が、上記基板の半導体領域に電界効果トランジスタを形成する工程と、上記半導体領域にバイポーラトランジスタを形成する工程とを含み、
上記第１抵抗素子を形成する工程において、上記電界効果トランジスタのゲート電極を構成する層と共通の層を含むように形成し、
上記第２抵抗素子を形成する工程において、上記バイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層と共通の層を含むように形成する
請求項６に記載の半導体装置の製造方法。 - 上記基板の半導体領域に第１バイポーラトランジスタを形成する工程と、
上記半導体領域に第２バイポーラトランジスタを形成する工程とをさらに有し、
上記第１抵抗素子を形成する工程において、上記第１バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第１エミッタ形成層を構成する層と共通の層を含むように形成し、
上記第２抵抗素子を形成する工程において、上記第２バイポーラトランジスタのエミッタ形成用の導電性不純物を含有する第２エミッタ形成層と共通の層を含むように形成する
請求項６に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005320908A JP2007129085A (ja) | 2005-11-04 | 2005-11-04 | 半導体装置及びその製造方法 |
| US11/556,427 US20070108479A1 (en) | 2005-11-04 | 2006-11-03 | Resistance element having reduced area |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007129085A true JP2007129085A (ja) | 2007-05-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070108479A1 (ja) |
| JP (1) | JP2007129085A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070108479A1 (en) | 2007-05-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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