JP2014165458A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】実配線へのコンタクト抵抗の増加を防止できながら、薄膜抵抗体へのエッチングダメージをなくすことができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板２上に抵抗部１２および配線部１３が選択的に設けられた半導体装置１において、半導体基板２上に第２層間絶縁膜６を形成し、抵抗部１２において、第２層間絶縁膜６上に薄膜抵抗体２３を配置する。また、第２層間絶縁膜６には、薄膜抵抗体２３に下側から接するビア３２，３３を埋め込む。また、配線部１３において、第２層間絶縁膜６上に実配線２２を配置する。さらに、実配線２２と同じ階層の第３配線層１０に、薄膜抵抗体２３を上側から覆うダミー配線２４を配置し、薄膜抵抗体２３とダミー配線２４との間には絶縁膜４０を介在させる。
【選択図】図２Ａ

Description

本発明は、薄膜抵抗体を有する半導体装置およびその製法に関する。
高性能アナログデバイスでは、レーザトリミングが可能な薄膜抵抗体（たとえば、ＴａＮ、ＳｉＣｒ等）からなる受動部品が必要である。薄膜抵抗体を備える半導体装置として、たとえば、特許文献１〜３に記載されたものがある。
特許文献１は、半導体基板上に形成された薄膜抵抗体と、薄膜抵抗体を覆うように形成された中間金属層と、中間金属層を覆うように形成された絶縁膜と、絶縁膜に形成されたコンタクトホールを介して中間金属層に接続された配線とを含む、半導体装置を開示している。
特許文献２は、シリコン基板上に形成された層間絶縁膜と、層間絶縁膜上に形成された窒化タンタル（ＴａＮ）膜と、層間絶縁膜に形成されたビアホールを介して窒化タンタル膜に接続されたビアとを含む、半導体装置を開示している。
特許文献３は、シリコン基板上に形成された層間絶縁膜と、層間絶縁膜上に形成された配線パターンと、互いに対向する一対の配線パターンに交差するように形成され、当該配線パターンに接続されたＣｒＳｉ薄膜抵抗体とを含む、半導体装置を開示している。
特開２００９−１４７２１９号公報 特開２０１１−１３８９９３号公報 特開２００５−２３５８８８号公報
特許文献１や２のように、薄膜抵抗体に対して上側からコンタクトをとる構成では、層間絶縁膜を選択的にエッチングすることによって、薄膜抵抗体に達するビアホール（コンタクトホール）を形成する必要がある。そのため、薄膜抵抗体の上面がエッチングガスやエッチャント等に晒されてダメージを受けるおそれがある。特許文献２のようにウエットエッチングを用いれば、そのダメージは多少軽減されるかもしれないが、この場合、薄膜抵抗体へのビアホールの形成のために別途エッチングマスクを用意しなければならない。そのため、製造プロセスの効率悪化、コストアップを余儀なくされる。
一方、薄膜抵抗体と共に設けられる実配線には、その下側からコンタクトをとることがある。したがって、実配線の下面を形成するバリア膜を薄膜抵抗体として兼用すれば、実配線と薄膜抵抗体のための下側のビアホールを同時に作れ、しかも、薄膜抵抗体が下側ビアホールの形成後に形成されるから、エッチングガス等によるダメージを防げるかもしれない。
しかしながら、下側のビアと接する実配線のバリア膜が、薄膜抵抗体と同じ抵抗値を有する材料になってしまうので、ビアと実配線との間のコンタクト抵抗にばらつきが生じるおそれがある。また、実際に抵抗として使用する薄膜抵抗体上の領域から実配線の主要部（たとえばＡｌ合金配線）を取り除く必要があるところ、この除去のためのエッチング時に、薄膜抵抗体がダメージを受けるおそれがある。
また、特許文献３のように、実配線のパターン上に薄膜抵抗体を形成する構成では、実配線の厚さ分の段差が薄膜抵抗体にできるため、薄膜抵抗体の抵抗値に誤差が生じるおそれがある。
本発明の目的は、実配線へのコンタクト抵抗の増加を防止できながら、薄膜抵抗体へのエッチングダメージをなくすことができる半導体装置およびその製造方法を提供することである。
本発明の他の目的は、前記の目的に加え、さらに抵抗値の誤差を抑制できる半導体装置およびその製造方法を提供することである。
上記目的を達成するための請求項１に記載の発明は、半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置であって、前記半導体基板上に配置された層間絶縁膜と、前記抵抗部において、前記層間絶縁膜上に配置された薄膜抵抗体と、前記層間絶縁膜に埋め込まれ、前記薄膜抵抗体に対して下側から接するビアと、前記配線部において、前記層間絶縁膜上に配置された実配線と、前記実配線と同じ階層の配線層に配置され、前記薄膜抵抗体を上側から覆うダミー配線と、前記薄膜抵抗体と前記ダミー配線との間に介在された絶縁膜とを含む、半導体装置である。
この半導体装置は、請求項１４に記載の発明によって製造できる。請求項１４に記載の発明は、半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置の製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記抵抗部において前記層間絶縁膜の表面に選択的に露出するように、前記層間絶縁膜にビアを埋め込む工程と、露出した前記ビアと接するように、前記層間絶縁膜上に薄膜抵抗体を形成する工程と、前記薄膜抵抗体を被覆する絶縁膜を形成する工程と、前記配線部において前記層間絶縁膜上に実配線を形成し、同時に、前記絶縁膜を介して前記薄膜抵抗体を上側から覆うように、ダミー配線を形成する工程とを含む、半導体装置の製造方法である。
この方法によれば、実配線が薄膜抵抗体とは別工程で形成されるので、実配線には配線として好ましい材料を用い、薄膜抵抗体には抵抗として好ましい材料を用いることができる。これにより、実配線へのコンタクト抵抗の増加を防止できる。
また、薄膜抵抗体が、実配線と同じ階層の配線層に配置されたダミー配線によって保護されるので、実配線のパターニング時に薄膜抵抗体がエッチングダメージを受けることを防止できる。また、薄膜抵抗体上に、薄膜抵抗体のトリミング用の開口をエッチングで形成する場合でも、そのエッチングをダミー配線で止めることができるので、当該エッチングによるダメージも防止できる。さらに、トリミング用の開口に露出する部分がダミー配線のようなメタルであれば、絶縁材料が露出している場合に比べて、その後のレーザトリミングを安定して行うことができる。
また、薄膜抵抗体の下側に（コンタクト）ビアを設けた構成であるため、実配線に対して下側から接するビアを層間絶縁膜に形成する際、それらのビアホール用のエッチングマスクを共用できる。したがって、製造プロセスの効率悪化およびコストアップの抑制もできる。
さらに、抵抗部と配線部とが区別され、薄膜抵抗体と層間絶縁膜との間に実配線が介在しないので、薄膜抵抗体の平坦性を保つことができる。これにより、薄膜抵抗体における抵抗値の誤差の発生をなくすか、もしくは低減できる。
請求項２に記載の発明は、前記ダミー配線は、前記薄膜抵抗体を横側から覆うオーバーラップ部を含む、請求項１に記載の半導体装置である。
この構成によれば、薄膜抵抗体の側方からの水分の侵入を、ダミー配線（オーバーラップ部）によって防止できる。
請求項３に記載の発明は、前記絶縁膜は、前記薄膜抵抗体の側面を被覆するサイドウォールを含む、請求項１または２に記載の半導体装置である。
この構成によれば、請求項２に記載の発明と同様に、薄膜抵抗体の側方からの水分の侵入を、サイドウォールによって防止できる。さらに、ダミー配線が上記のようにオーバーラップ部を有する場合、当該オーバーラップ部と薄膜抵抗体との間を確実に絶縁分離できる。
請求項４に記載の発明は、前記層間絶縁膜上に、前記実配線および前記ダミー配線を被覆するように形成された第２層間絶縁膜をさらに含み、前記第２層間絶縁膜には、前記ダミー配線の上面を選択的に露出させるビアホールが形成されている、請求項１〜３のいずれか一項に記載の半導体装置である。
この構成によれば、当該ビアホールを介してレーザ照射することによって、薄膜抵抗体をレーザトリミングすることができる。
請求項５に記載の発明は、前記絶縁膜は、ＳｉＯ２膜からなり、前記半導体装置は、前記ダミー配線と前記ＳｉＯ２膜との間に介在されたＴｉＮ層をさらに含む、請求項１〜４に記載の半導体装置である。
この構成によれば、比較的還元性の弱いＴｉＮ層を、ダミー配線とＳｉＯ２膜との間に介在させることによって、ダミー配線とＳｉＯ２膜との反応を抑制できる。
たとえば、実配線と実配線下のビアとの接続を良好なものとするために、実配線における当該ビアとの接触面を、還元性の高いＴｉ膜で形成する場合がある。この場合に、ダミー配線と実配線とが全く同じ構造であると、ダミー配線のＴｉ膜が、薄膜抵抗体との間の絶縁膜（ＳｉＯ２膜）と反応してＴｉＯ２が生成し、このＴｉＯ２を介して薄膜抵抗体−ダミー配線間が導通することがある。
そこで、この請求項５に記載の発明のように、ダミー配線とＳｉＯ２膜との間にＴｉＮ層を介在させれば、ダミー配線とＳｉＯ２膜との反応を抑制できるので、薄膜抵抗体−ダミー配線間の導通を防止できる。
請求項６に記載の発明のように、前記絶縁膜は、ＳｉＯ２膜からなり、前記層間絶縁膜は、その最表面にＳｉＯ２に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部を有していてもよい。この場合、前記エッチングストッパ部は、請求項７に記載の発明のように、ＳｉＮ膜からなっていてもよい。
前記薄膜抵抗体は、請求項８に記載の発明のように、ＳｉＣｒ、ＮｉＣｒ、ＴａＮまたはＴｉＮからなっていてもよい。また、前記ダミー配線は、請求項９に記載の発明のように、Ａｌ合金配線と、当該Ａｌ合金配線を上下方向から挟むバリア膜とを含む積層構造からなっていてもよい。
請求項１０に記載の発明は、前記半導体基板上にはキャパシタ部がさらに設けられており、前記キャパシタ部において、前記層間絶縁膜上に配置された下部電極と、前記実配線と同じ階層の配線層に配置され、前記下部電極と対向する上部電極と、前記下部電極と前記上部電極との間に介在された容量膜とを含む、請求項１〜９のいずれか一項に記載の半導体装置である。
この構成によれば、下部電極−容量膜−上部電極からなるＭＩＭ（Metal Insulator Metal）構造を、抵抗部の薄膜抵抗体、絶縁膜およびダミー配線と同一工程で形成できるので、製造プロセスのプロセス数の増加を防止しながら、薄膜抵抗体とＭＩＭ構造とを混載できる。
請求項１１に記載の発明は、前記容量膜は、ＳｉＯ２膜からなり、前記半導体装置は、前記上部電極と前記ＳｉＯ２膜との間に介在されたＴｉＮ層をさらに含む、請求項１０に記載の半導体装置である。
この構成によれば、上部電極とＳｉＯ２膜との間にＴｉＮ層を介在させることによって、請求項５に記載の発明と同様に、上部電極とＳｉＯ２膜との反応を抑制できるので、下部電極−上部電極間の導通を防止できる。
請求項１２に記載の発明は、前記上部電極は、前記下部電極を横側から覆うオーバーラップ部を含む、請求項１０または１１に記載の半導体装置である。
この構成によれば、下部電極の側方からの水分の侵入を、上部電極（オーバーラップ部）によって防止できる。
請求項１３に記載の発明は、前記容量膜は、前記下部電極の側面を被覆するサイドウォールを含む、請求項１０〜１２のいずれか一項に記載の半導体装置である。
この構成によれば、請求項１２に記載の発明と同様に、下部電極の側方からの水分の侵入を、サイドウォールによって防止できる。さらに、上部電極が上記のようにオーバーラップ部を有する場合、当該オーバーラップ部と下部電極との間を確実に絶縁分離できる。
請求項１５に記載の発明は、前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側方において前記層間絶縁膜の前記表面の一部を露出させるように前記絶縁膜を形成する工程を含み、前記実配線を形成する工程は、前記薄膜抵抗体の前記側方に回り込むようにダミー配線を形成する工程を含む、請求項１４に記載の半導体装置の製造方法である。
この方法により、請求項２に記載の半導体装置を製造できる。
請求項１６に記載の発明は、前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側面を被覆するサイドウォールが残るように前記絶縁膜を形成する工程を含む、請求項１４または１５に記載の半導体装置の製造方法である。
この方法により、請求項３に記載の半導体装置を製造できる。
請求項１７に記載の発明は、前記層間絶縁膜を形成する工程は、その最表面にＳｉＯ２に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部が露出するように前記層間絶縁膜を形成する工程を含み、前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含む、請求項１５または１６に記載の半導体装置の製造方法である。
この方法によれば、下地膜を選択的にエッチングして絶縁膜を形成する際に、層間絶縁膜がオーバーエッチングされることを防止できる。これにより、層間絶縁膜の表面の平坦性を保つことができる。
請求項１８に記載の発明は、前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含み、前記半導体装置の製造方法は、前記実配線および前記ダミー配線の形成に先立って、前記絶縁膜を上側から覆うようにＴｉＮ層を形成する工程をさらに含む、請求項１４〜１７のいずれか一項に記載の半導体装置の製造方法である。
この方法により、請求項５に記載の半導体装置を製造できる。
請求項１９に記載の発明は、前記半導体基板上にはキャパシタ部がさらに設けられており、前記薄膜抵抗体の形成工程の中で、前記キャパシタ部における前記層間絶縁膜上に下部電極を形成する工程と、前記絶縁膜の形成工程の中で、前記下部電極を被覆する容量膜を形成する工程と、前記実配線の形成工程の中で、前記容量膜を介して前記下部電極を上側から覆うように、上部電極を形成する工程とをさらに含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法である。
この方法により、請求項１０に記載の半導体装置を製造できる。
請求項２０に記載の発明は、前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含み、前記半導体装置の製造方法は、前記実配線、前記ダミー配線および前記上部電極の形成に先立って、前記容量膜を上側から覆うようにＴｉＮ層を形成する工程をさらに含む、請求項１９に記載の半導体装置の製造方法である。
この方法により、請求項１１に記載の半導体装置を製造できる。
図１は、本発明の第１実施形態に係る半導体装置の平面図である。 図２Ａは、図１におけるIIＡ−IIＡ切断面における断面図である。 図２Ｂは、レーザトリミング後の半導体装置の状態を示す図である。 図３Ａは、図２Ａの半導体装置の製造工程の一例を説明するための断面図である。 図３Ｂは、図３Ａの次の製造工程を示す図である。 図３Ｃは、図３Ｂの次の製造工程を示す図である。 図３Ｄは、図３Ｃの次の製造工程を示す図である。 図３Ｅは、図３Ｄの次の製造工程を示す図である。 図３Ｆは、図３Ｅの次の製造工程を示す図である。 図３Ｇは、図３Ｆの次の製造工程を示す図である。 図３Ｈは、図３Ｇの次の製造工程を示す図である。 図３Ｉは、図３Ｈの次の製造工程を示す図である。 図３Ｊは、図３Ｉの次の製造工程を示す図である。 図３Ｋは、図３Ｊの次の製造工程を示す図である。 図４は、本発明の第２実施形態に係る半導体装置の断面図である。 図５Ａは、図４の半導体装置の製造工程の一例を説明するための断面図である。 図５Ｂは、図５Ａの次の製造工程を示す図である。 図５Ｃは、図５Ｂの次の製造工程を示す図である。 図６は、本発明の第３実施形態に係る半導体装置の平面図である。 図７は、図６におけるVII−VII切断面における断面図である。 図８Ａは、図７の半導体装置の製造工程の一例を説明するための断面図である。 図８Ｂは、図８Ａの次の製造工程を示す図である。 図８Ｃは、図８Ｂの次の製造工程を示す図である。 図８Ｄは、図８Ｃの次の製造工程を示す図である。 図８Ｅは、図８Ｄの次の製造工程を示す図である。 図８Ｆは、図８Ｅの次の製造工程を示す図である。 図８Ｇは、図８Ｆの次の製造工程を示す図である。 図８Ｈは、図８Ｇの次の製造工程を示す図である。 図８Ｉは、図８Ｈの次の製造工程を示す図である。 図８Ｊは、図８Ｉの次の製造工程を示す図である。 図８Ｋは、図８Ｊの次の製造工程を示す図である。 図９は、本発明の第４実施形態に係る半導体装置の断面図である。 図１０Ａは、図９の半導体装置の製造工程の一例を説明するための断面図である。 図１０Ｂは、図１０Ａの次の製造工程を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。図２Ａは、図１におけるIIＡ−IIＡ切断面における断面図である。図２Ｂは、レーザトリミング後の半導体装置１の状態を示す図である。
半導体装置１は、半導体基板２と、半導体基板２上に積層された複数の層間絶縁膜５〜８とを含む。半導体基板２は、たとえば、その表面３に能動素子や受動素子等の半導体素子４が作り込まれたシリコン基板からなる。
複数の層間絶縁膜５〜８は、この実施形態では、半導体基板２の表面３から順に、第１層間絶縁膜５、本発明の層間絶縁膜の一例としての第２層間絶縁膜６、本発明の第２層間絶縁膜の一例としての第３層間絶縁膜７、および第４層間絶縁膜８を含む。各層間絶縁膜５〜８は、たとえば、酸化シリコン（ＳｉＯ２）膜の単層構造からなる。
各層間絶縁膜５〜８上にはそれぞれ、配線層９〜１１が形成されている。この実施形態では、第２層間絶縁膜６上に形成された第２配線層９、第３層間絶縁膜７上に形成された本発明の配線層の一例としての第３配線層１０、および第４層間絶縁膜８上に形成された第４配線層１１が示されており、第１層間絶縁膜５上の配線層の図示は省略している。各配線層９〜１１は、その上層の層間絶縁膜によって被覆されている。
ここで、配線層とは、同一の層間絶縁膜上に配置された複数の配線（導電物）の集合体のことである。また、各層間絶縁膜５〜８および各配線層９〜１１は、説明の便宜上、半導体基板２の側から順に「第１」「第２」・・・との名称を付しているが、たとえば、第２配線層９および第３配線層１０に着目し、それらの構造の特徴を特定する場合には、第２配線層９を第１配線層、第３配線層１０を第２配線層としてもよい。
そして、層間絶縁膜５〜８および配線層９〜１１が形成された半導体基板２上の領域には、この実施形態では、抵抗部１２および配線部１３が互いに隣り合うように選択的に設定されている。
第２配線層９は、この実施形態では、第１層間絶縁膜５の表面に形成され、互いに間隔を空けて平行な一対の実配線１４，１５を含む。なお、第２配線層９は、第２層間絶縁膜６上の領域において、他の実配線を含んでいてもよい。
一対の一方の実配線１４は、抵抗部１２に配置されており、抵抗部１２と配線部１３との境界に沿う直線状に形成されている。一対の他方の実配線１５は、一方の実配線１４よりも幅広に形成され、抵抗部１２と配線部１３との間に跨るように、当該境界上に直線状に形成されている。各実配線１４，１５は、たとえば、第１層間絶縁膜５に埋め込まれたビア（図示せず）によって、半導体基板２上の半導体素子４と電気的に接続されている。また、各実配線１４，１５は、この実施形態では、Ａｌ合金配線１６，１７（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線１６，１７を上下方向から挟むバリア膜１８〜２１とを含む積層構造からなる。下側のバリア膜１９，２１および上側のバリア膜１８，２０はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。そして、これら実配線１４，１５は、第２層間絶縁膜６によって被覆されている。
第３配線層１０は、実配線２２と、薄膜抵抗体２３と、ダミー配線２４とを含む。
実配線２２は、配線部１３に配置されており、第２層間絶縁膜６の表面において、第２配線層９の他方の実配線１５上の領域を実配線１５に沿う直線状に形成されている。これにより、実配線２２および実配線１５は、第２層間絶縁膜６の厚さ方向に互いに対向している。そして、実配線２２は、第２層間絶縁膜６に埋め込まれたビア２５（たとえば、タングステン（Ｗ）ビア）によって、実配線１５と電気的に接続されている。ビア２５は、この実施形態では、実配線２２の長手方向に沿って等しい間隔を空けて複数設けられている。また、実配線２２は、この実施形態では、実配線１４，１５と同様に、Ａｌ合金配線２６（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線２６を上下方向から挟むバリア膜２７，２８とを含む積層構造からなる。下側のバリア膜２８および上側のバリア膜２７はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
薄膜抵抗体２３は、たとえば、５ｎｍ〜２０ｎｍ程度の金属薄膜からなり、抵抗部１２において、第２層間絶縁膜６の表面に配置されている。薄膜抵抗体２３の材料としては、たとえば、ＳｉＣｒ、ＮｉＣｒ、ＴａＮ、ＴｉＮ等を適用できるが、この実施形態では、ＴａＮが用いられている。薄膜抵抗体２３は、抵抗部１２と配線部１３との境界に沿う直線状に形成され、図１に示すように、第２層間絶縁膜６の表面を法線方向から見た平面視において、下層の実配線１４，１５の間に跨るように配置されている。
具体的には、薄膜抵抗体２３は、第２層間絶縁膜６の厚さ方向に実配線１４，１５に対向し、互いに間隔を空けて配置された一対のコンタクト部２９，３０と、一対のコンタクト部２９，３０に交差するように配置された複数のヒューズ３１とを一体的に含む梯子状に形成されている。
一対のコンタクト部２９，３０は、薄膜抵抗体２３の幅方向両端部（一端部および他端部）に形成されている。第２配線層９の一方の実配線１４に対向する一方のコンタクト部２９は、第２層間絶縁膜６に埋め込まれたビア３２（たとえば、タングステン（Ｗ）ビア）によって、実配線１４と電気的に接続されている。また、第２配線層９の他方の実配線１５に対向する他方のコンタクト部３０は、第２層間絶縁膜６に埋め込まれたビア３３（たとえば、タングステン（Ｗ）ビア）によって、実配線１５と電気的に接続されている。ビア３２，３３は、この実施形態では、コンタクト部２９，３０の長手方向に沿って等しい間隔を空けて複数設けられている。これにより、薄膜抵抗体２３は、自身が配置された第３配線層１０の下層の第２配線層９（具体的には、実配線１５）を介して、同じ階層の第３配線層１０の実配線２２と電気的に接続されている。
複数のヒューズ３１は、この実施形態では、薄膜抵抗体２３の長手方向に沿って等しい間隔を空けて設けられている。各ヒューズ３１は、薄膜抵抗体２３の幅方向に沿う直線状に形成され、当該幅方向に互いに対向するビア３２，３３の接続部を結ぶように配置されている。そして、各ヒューズ３１は、その両端部がコンタクト部２９，３０の外側に突き出ないように、コンタクト部２９，３０の内側部にそれぞれ接続されている。各ヒューズ３１は、レーザ光によって切断（溶断）できるように構成されている。それによって、複数のヒューズ３１のうち不要な部分をヒューズ３１の切断によってコンタクト部２９，３０から電気的に切り離すことができる。
ダミー配線２４は、抵抗部１２において、薄膜抵抗体２３上の領域を薄膜抵抗体２３に沿う直線状に形成されている。このダミー配線２４は、薄膜抵抗体２３の上方に配置され、第２層間絶縁膜６の厚さ方向に薄膜抵抗体２３と間隔を空けて対向する対向部３４と、当該対向部３４から薄膜抵抗体２３の側方に引き出され、第２層間絶縁膜６の表面に沿う方向に薄膜抵抗体２３と間隔を空けて対向するオーバーラップ部３５とを一体的に含む。これにより、ダミー配線２４は、ダミー配線２４を幅方向に切断する断面視において、薄膜抵抗体２３を上側および横側から覆うアーチ状に形成されている。また、ダミー配線２４は、この実施形態では、実配線２２と同一構造で形成されている。つまり、ダミー配線２４は、Ａｌ合金配線３６（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線３６を上下方向から挟むバリア膜３７，３８とを含む積層構造からなる。下側のバリア膜３８および上側のバリア膜３７はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
オーバーラップ部３５は、薄膜抵抗体２３の幅方向両側方において、第２層間絶縁膜６の表面に接するように形成されている。より具体的には、ダミー配線２４を構成する積層構造の配線膜の最下層の膜（下側のバリア膜３８）の下面が第２層間絶縁膜６の表面に接している。それ以外の膜であるＡｌ合金配線３６および上側のバリア膜３７は、第２層間絶縁膜６の表面の法線方向に積層されている。オーバーラップ部３５の形成によって、薄膜抵抗体２３の側方からの水分の侵入を防止できる。しかもこの実施形態では、オーバーラップ部３５における第２層間絶縁膜６との界面が、下側のバリア膜３８の裏面のみによって形成されていて、当該界面にダミー配線２４を構成する積層構造の積層界面がない。そのため、当該積層界面に水分が侵入しても、その水分が薄膜抵抗体２３側へと侵入することも防止できる。
薄膜抵抗体２３の周囲には、アーチ状のダミー配線２４で区画された閉領域３９が区画されている。なお、オーバーラップ部３５のうち実配線２２に遠い側の部分は、図１および図２Ａに示すように、その下方の実配線１４よりもさらに外側に引き出され、第２層間絶縁膜６の厚さ方向に実配線１４と対向していなくてもよい。
薄膜抵抗体２３とダミー配線２４との間の閉領域３９には、絶縁膜４０が設けられている。絶縁膜４０は、たとえば、厚さが２０ｎｍ程度の酸化シリコン（ＳｉＯ２）膜からなる。なお、絶縁膜４０は、ＳｉＯ２に限られず、いわゆる層間絶縁膜の一般的な材料が用いられる。また、絶縁膜４０は、ＳｉＯＣやＳｉＯＦ等のＬｏｗ−ｋ膜（低誘電率膜）であってもよい。Ｌｏｗ−ｋ膜の場合、寄生容量の影響を小さくできる。
この絶縁膜４０は、ダミー配線２４の対向部３４と薄膜抵抗体２３との間に介在され、薄膜抵抗体２３の上面を被覆する平面部４１と、ダミー配線２４のオーバーラップ部３５と薄膜抵抗体２３との間に介在され、薄膜抵抗体２３の側面を被覆するサイドウォール４２とを一体的に含む。サイドウォール４２の形成によって、薄膜抵抗体２３の側方に、ダミー配線２４のオーバーラップ部３５と共に二重構造の壁部を形成でき、この壁部によって、薄膜抵抗体２３の側方からの水分の侵入を確実に防止できる。さらに、このサイドウォール４２によって、ダミー配線２４のオーバーラップ部３５と薄膜抵抗体２３とを確実に絶縁分離できる。
そして、実配線２２、薄膜抵抗体２３およびダミー配線２４は、第３層間絶縁膜７によって被覆されている。
第４配線層１１は、この実施形態では、第３層間絶縁膜７の表面に形成された実配線４３を含む。なお、第４配線層１１は、第３層間絶縁膜７上の領域において、他の実配線を含んでいてもよい。
実配線４３は、配線部１３に配置されており、第３配線層１０の実配線２２上の領域を実配線２２に沿う直線状に形成されている。これにより、実配線４３および実配線２２は、第３層間絶縁膜７の厚さ方向に互いに対向している。そして、実配線４３は、第３層間絶縁膜７に埋め込まれたビア４４（たとえば、タングステン（Ｗ）ビア）によって、実配線２２と電気的に接続されている。また、実配線４３は、この実施形態では、実配線２２と同様に、Ａｌ合金配線４５（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線４５を上下方向から挟むバリア膜４６，４７とを含む積層構造からなる。下側のバリア膜４７および上側のバリア膜４６はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
そして、実配線４３は、第４層間絶縁膜８によって被覆されている。第４層間絶縁膜８上には、たとえば窒化シリコン（ＳｉＮ）からなるパッシベーション膜４８が形成されている。
このパッシベーション膜４８の表面から、パッシベーション膜４８、第３および第４層間絶縁膜７，８を貫通し、ダミー配線２４の上面を選択的に露出させるように、本発明のビアホールの一例としてのヒューズウィンドウ４９が形成されている。ヒューズウィンドウ４９は、図１に示すように、薄膜抵抗体２３の長手方向に沿う直線状に形成されている。そして、薄膜抵抗体２３の抵抗値を測定し、その後に所望の抵抗値に応じて複数のヒューズ４１から適切に選択した一つまたは複数のヒューズ４１を、図２Ｂに示すように、ヒューズウィンドウ４９からダミー配線２４を介して照射したレーザ光で溶断すれば、所望の抵抗値へ合わせ込み（レーザトリミング）を行うことができる。
また、パッシベーション膜４８の表面からパッシベーション膜４８および第４層間絶縁膜８を貫通し、実配線４３の一部をパッドとして選択的に露出させるようにパッド開口５０が形成されている。
図３Ａ〜図３Ｋは、図２Ａの半導体装置１の製造工程の一例を説明するための断面図である。なお、図３Ａ〜図３Ｋでは、半導体基板２の図示を省略している。
半導体装置１を製造するには、半導体基板２の表面３に半導体素子４が作り込まれた後（半導体基板２等については図２Ａ参照）、図３Ａに示すように、たとえばＣＶＤ法によって、半導体基板２上に第１層間絶縁膜５が形成される。次に、たとえばドライエッチングによって、半導体素子４を選択的に露出させるビアホール（図示せず）が第１層間絶縁膜５に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア（図示せず）が埋め込まれる。
次に、図３Ａに示すように、たとえばスパッタ法によって、下側のバリア膜１９，２１のＴｉＮ／Ｔｉ材料、Ａｌ合金配線１６，１７の材料および上側のバリア膜１８，２０のＴｉＮ／Ｔｉ材料が、第１層間絶縁膜５の表面に連続して堆積される。次に、その堆積物上に、実配線１４，１５を形成すべき領域を選択的に覆うレジスト膜（図示せず）が形成され、当該レジスト膜を介して堆積物がドライエッチングされる。これにより、実配線１４，１５が同時に形成され、第２配線層９の形成が完了する。
次に、図３Ａに示すように、たとえばＣＶＤ法によって、第２配線層９を被覆するように、第１層間絶縁膜５上に第２層間絶縁膜６が積層される。次に、図３Ａに示すように、たとえばドライエッチングによって、実配線１４，１５を選択的に露出させるビアホールが第２層間絶縁膜６に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア２５，３２，３３が同時に埋め込まれる。ビア２５，３２，３３は、たとえば、ＣＶＤ法によってビアホールにタングステン膜を供給した後、当該タングステン膜をエッチバックまたはＣＭＰ法によって平坦化することによってビアホールに埋め込まれる。したがって、ビア２５，３２，３３は、第２層間絶縁膜６の表面から選択的に露出することとなる。
次に、図３Ｂに示すように、たとえばスパッタ法によって、薄膜抵抗体２３の材料である金属薄膜５１（この実施形態ではＴａＮ）が、第２層間絶縁膜６の表面から露出したビア２５，３２，３３に接するように、第２層間絶縁膜６上に積層される。金属薄膜５１の積層に続いて、たとえばＣＶＤ法によって、絶縁膜４０の下地となる酸化シリコン（ＳｉＯ２）からなる第１下地膜５２が、金属薄膜５１上に積層される。金属薄膜５１は、たとえば５ｎｍ〜２０ｎｍの厚さで形成され、第１下地膜５２は、たとえば２０ｎｍ程度の厚さで形成される。
次に、図３Ｃに示すように、第１下地膜５２上に、薄膜抵抗体２３を形成すべき領域を選択的に覆うレジスト膜５３が形成される。
次に、図３Ｄに示すように、当該レジスト膜５３を介して第１下地膜５２および金属薄膜５１が連続してドライエッチングされる。これにより、金属薄膜５１の不要部分が除去されて薄膜抵抗体２３が形成される。また、薄膜抵抗体２３上には、薄膜抵抗体２３の上面を被覆し、薄膜抵抗体２３の側面を露出させる絶縁膜４０の平面部４１が同時に形成される。その後、たとえばアッシングによって、レジスト膜５３が除去される。
次に、図３Ｅに示すように、たとえばＣＶＤ法によって、２０ｎｍ程度の厚さの酸化シリコン（ＳｉＯ２）膜が、平面部４１を被覆するように、第２層間絶縁膜６上にさらに積層される。この酸化シリコン膜は、本発明の下地膜の一例としての第２下地膜５４であり、第２下地膜５４によって、薄膜抵抗体２３の露出した側面が完全に被覆される。
次に、図３Ｆに示すように、たとえばエッチバックによって、第２下地膜５４が上面から順に削り取られる。エッチバックは、たとえば、第２層間絶縁膜６の表面においてビア２５の上面が露出するまで続けられる。これにより、第２下地膜５４のサイドウォール４２となる部分以外の部分が除去され、第２層間絶縁膜６の表面においてビア２５が選択的に露出する。第２下地膜５４の残存した部分は、サイドウォール４２として形成される。これにより、絶縁膜４０が形成される。
次に、図３Ｇに示すように、たとえばスパッタ法によって、絶縁膜４０を完全に被覆するように、下側のバリア膜２８，３８のＴｉＮ／Ｔｉ材料５５、Ａｌ合金配線２６，３６のＡｌ合金材料５６、および上側のバリア膜２７，３７のＴｉＮ／Ｔｉ材料５７が、第２層間絶縁膜６の表面に連続して堆積される。
次に、図３Ｈに示すように、ＴｉＮ／Ｔｉ材料５７上に、実配線２２およびダミー配線２４を形成すべき領域を選択的に覆うレジスト膜５８が形成される。
次に、図３Ｉに示すように、当該レジスト膜５８を介して、ＴｉＮ／Ｔｉ材料５７、Ａｌ合金材料５６およびＴｉＮ／Ｔｉ材料５５が連続してドライエッチングされる。これにより、実配線２２およびダミー配線２４が同時に形成され、第３配線層１０の形成が完了する。
次に、図３Ｊに示すように、たとえばＣＶＤ法によって、第３配線層１０を被覆するように、第２層間絶縁膜６上に第３層間絶縁膜７が積層される。
次に、図３Ｋに示すように、たとえばドライエッチングによって、実配線２２を選択的に露出させるビアホールが第３層間絶縁膜７に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア４４が埋め込まれる。ビア４４は、たとえば、ＣＶＤ法によってビアホールにタングステン膜を供給した後、当該タングステン膜をエッチバックまたはＣＭＰ法によって平坦化することによってビアホールに埋め込まれる。したがって、ビア４４は、第３層間絶縁膜７の表面から選択的に露出することとなる。
次に、図３Ｋに示すように、たとえばスパッタ法によって、下側のバリア膜４７のＴｉＮ／Ｔｉ材料、Ａｌ合金配線４５の材料および上側のバリア膜４６のＴｉＮ／Ｔｉ材料が、第３層間絶縁膜７の表面に連続して堆積される。次に、その堆積物上に、実配線４３を形成すべき領域を選択的に覆うレジスト膜（図示せず）が形成され、当該レジスト膜を介して堆積物がドライエッチングされる。これにより、実配線４３が形成され、第４配線層１１の形成が完了する。
次に、図３Ｋに示すように、たとえばＣＶＤ法によって、第３配線層１０を被覆するように、第３層間絶縁膜７上に第４層間絶縁膜８が積層された後、第４層間絶縁膜８上に、パッシベーション膜４８が積層される。パッシベーション膜４８の形成後、パッシベーション膜４８上に、ヒューズウィンドウ４９およびパッド開口５０を形成すべき領域に開口を有するレジスト膜（図示せず）が形成される。そして、当該レジスト膜を介してパッシベーション膜４８等がドライエッチングされることによって、ヒューズウィンドウ４９およびパッド開口５０が同時に形成される。その後、前述したように、ヒューズウィンドウ４９を介したレーザ光の照射によって、所望の抵抗値へ合わせ込み（レーザトリミング）が行われる。以上の工程を経て、図２Ａに示す半導体装置１が得られる。
以上のように、この方法によれば、薄膜抵抗体２３が配置される第３配線層１０において、薄膜抵抗体２３が実配線２２に先立って形成され（図３Ｂ〜図３Ｄ）、その後に実配線２２が形成される（図３Ｇ〜図３Ｉ）。このように、薄膜抵抗体２３と実配線２２とが別工程で形成されるので、実配線２２の下面にはタングステンのビア２５とのコンタクト材料として好ましいＴｉＮ／Ｔｉ材料５５を用い、薄膜抵抗体２３には抵抗として好ましいＴａＮからなる金属薄膜５１を用いることができる。これにより、実配線２２とビア２５とのコンタクト抵抗の増加を防止できる。
また、薄膜抵抗体２３が、実配線２２と同じ階層の第３配線層１０に配置されたダミー配線２４によって保護されるので、図３Ｉに示す実配線２２のパターニング（ドライエッチング）時に、薄膜抵抗体２３がエッチングダメージを受けることを防止できる。また、図３Ｋに示す工程において、薄膜抵抗体２３上にヒューズウィンドウ４９を形成する際にも、そのドライエッチングをダミー配線２４で止めることができるので、当該ドライエッチングによるダメージも防止できる。さらに、ヒューズウィンドウ４９に露出する部分がダミー配線２４のようなメタルであれば、絶縁材料が露出している場合に比べて、その後のレーザトリミング（図２Ｂ参照）を安定して行うことができる。
また、薄膜抵抗体２３へのコンタクトを、薄膜抵抗体２３の下層の第２配線層９に配置されたビア３２，３３を利用して形成する構成であるため、実配線２２に対して下側から接するビア２５を第２層間絶縁膜６に形成する際、それらのビアホール用のエッチングマスクを共用できる。したがって、製造プロセスの効率悪化およびコストアップの抑制もできる。
さらに、抵抗部１２と配線部１３とが区別され、薄膜抵抗体２３と第２層間絶縁膜６との間に実配線が介在しないので、薄膜抵抗体２３の平坦性を保つことができる。これにより、薄膜抵抗体２３における抵抗値の誤差の発生をなくすか、もしくは低減できる。
図４は、本発明の第２実施形態に係る半導体装置５９の断面図である。図４において、前述の図２Ａに示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置５９は、前述の半導体装置１の構成に加えて、ダミー配線２４と絶縁膜４０との間に介在されたＴｉＮ層６０をさらに含む。ＴｉＮ層６０は、平面視において、薄膜抵抗体２３と同一外形を有する薄膜状に形成されている。つまり、ＴｉＮ層６０は、図１において、梯子状の薄膜抵抗体２３の隣り合うヒューズ３１の間の領域も膜状にした形態を有している。このＴｉＮ層６０は、絶縁膜４０の平面部４１を挟んで、薄膜抵抗体２３に対向している。
この実施形態に係る半導体装置５９の製造工程は、図３Ａ〜図３Ｋに示した工程と実質的に同様である。ただし、図３Ｂの工程で、第１下地膜５２を形成した後、図５Ａに示すように、たとえばスパッタ法によって、ＴｉＮ材料６１が第１下地膜５２上に積層される。そして、図５Ｂに示すように、ＴｉＮ材料６１上にレジスト膜５３が形成された後、図５Ｃに示すように、当該レジスト膜５３を介して、ＴｉＮ材料６１、第１下地膜５２および金属薄膜５１が連続してドライエッチングされる。これにより、薄膜抵抗体２３と同一外形を有するＴｉＮ層６０が形成される。
この後、図３Ｅに示す工程に倣って、たとえばＣＶＤ法によって２０ｎｍ程度の厚さの酸化シリコン（ＳｉＯ２）膜が積層されることによって、薄膜抵抗体２３およびＴｉＮ層６０が、第２下地膜５４で完全に被覆される。次に、図３Ｆに示す工程に倣って、たとえばエッチバックによって、第２下地膜５４が上面から順に削り取られる。エッチバックは、たとえば、ＴｉＮ層６０の上面が露出するまで続けられ、最終的に、薄膜抵抗体２３の側面と共に、ＴｉＮ層６０の側面を被覆するサイドウォール４２が形成される。これにより、ＴｉＮ層６０は、サイドウォール４２に埋め込まれた形状になる。したがって、この半導体装置５９のように、ダミー配線２４と絶縁膜４０との間にＴｉＮ層６０を介在させても、追加したＴｉＮ層６０の厚さ分の段差の増加を抑制できる。
この半導体装置５９によれば、比較的還元性の弱いＴｉＮ層６０を、ダミー配線２４と絶縁膜４０（ＳｉＯ２膜）との間に介在させることによって、ダミー配線２４と絶縁膜４０との反応を抑制できる。
前述の実施形態およびこの実施形態では、実配線２２とビア２５との接続を良好なものとするために、実配線２２における当該ビア２５との接触面（下面）を、還元性の高いＴｉ膜（バリア膜２８の下層）で形成している。しかしながら、ダミー配線２４と実配線２２とが全く同じ構造であるため、ダミー配線２４のバリア膜３８のＴｉ膜が、薄膜抵抗体２３との間の絶縁膜４０と反応してＴｉＯ２が生成し、このＴｉＯ２を介して薄膜抵抗体２３−ダミー配線２４間が導通することがある。
そこで、この第２実施形態のように、ダミー配線２４と絶縁膜４０との間にＴｉＮ層６０を介在させれば、ダミー配線２４と絶縁膜４０との反応を抑制できるので、薄膜抵抗体２３−ダミー配線２４間の導通を防止できる。
むろん、この半導体装置５９においても、第１実施形態と同様の効果を実現することもできる。
図６は、本発明の第３実施形態に係る半導体装置６２の平面図である。図７は、図６におけるVII−VII切断面における断面図である。図６および図７において、前述の図１、図２Ａおよび図４に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置６２は、前述の半導体装置１，５９の構成に加えて、半導体基板２上の領域に、キャパシタ部６３をさらに含む。キャパシタ部６３は、抵抗部１２に対して配線部１３の反対側において、抵抗部１２と隣り合うように選択的に設定されている。
キャパシタ部６３において、第２配線層９は、実配線６４を含む。実配線６４は、抵抗部１２の実配線１４とほぼ同じ幅で形成され、抵抗部１２とキャパシタ部６３との境界に沿って実配線１４と平行に形成されている。実配線６４は、たとえば、第１層間絶縁膜５に埋め込まれたビア（図示せず）によって、半導体基板２上の半導体素子４と電気的に接続されている。また、実配線６４は、この実施形態では、Ａｌ合金配線６５（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線６５を上下方向から挟むバリア膜６６，６７とを含む積層構造からなる。下側のバリア膜６７および上側のバリア膜６６はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
キャパシタ部６３において、第３配線層１０は、下部電極６８と、上部電極６９とを含む。
下部電極６８は、たとえば、５ｎｍ〜２０ｎｍ程度の金属薄膜からなり、キャパシタ部６３において、第２層間絶縁膜６の表面に配置されている。下部電極６８の材料としては、薄膜抵抗体２３と同じ材料、この実施形態では、ＳｉＣｒ、ＮｉＣｒ、ＴａＮ、ＴｉＮ等を適用できるが、この実施形態では、ＴａＮが用いられている。下部電極６８は、抵抗部１２とキャパシタ部６３との境界に沿う直線状に形成され、図６に示すように、第２層間絶縁膜６の表面を法線方向から見た平面視において、下層の実配線６４を覆うように配置されている。
具体的には、下部電極６８は、第２層間絶縁膜６の厚さ方向に実配線６４に対向するコンタクト部７０を有している。コンタクト部７０は、この実施形態では、下部電極６８の幅方向両端部のうち、抵抗部１２に近い側の端部に設けられている。そして、このコンタクト部７０は、第２層間絶縁膜６に埋め込まれたビア７１（たとえば、タングステン（Ｗ）ビア）によって、実配線６４と電気的に接続されている。ビア７１は、この実施形態では、コンタクト部７０の長手方向に沿って等しい間隔を空けて複数設けられている。
上部電極６９は、キャパシタ部６３において、下部電極６８上の領域を下部電極６８に沿う直線状に形成されている。この上部電極６９は、下部電極６８の上方に配置され、第２層間絶縁膜６の厚さ方向に下部電極６８と間隔を空けて対向する対向部７２と、当該対向部７２から下部電極６８の側方に引き出され、第２層間絶縁膜６の表面に沿う方向に下部電極６８と間隔を空けて対向するオーバーラップ部７３とを一体的に含む。これにより、上部電極６９は、上部電極６９を幅方向に切断する断面視において、下部電極６８を上側および横側から覆うアーチ状に形成されている。
また、上部電極６９は、この実施形態では、実配線２２およびダミー配線２４と同一構造で形成されている。つまり、上部電極６９は、Ａｌ合金配線７４（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線７４を上下方向から挟むバリア膜７５，７６とを含む積層構造からなる。下側のバリア膜７６および上側のバリア膜７５はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
オーバーラップ部７３は、下部電極６８の幅方向両側方において、第２層間絶縁膜６の表面に接するように形成されている。より具体的には、上部電極６９を構成する積層構造の配線膜の最下層の膜（下側のバリア膜７６）の下面が第２層間絶縁膜６の表面に接している。それ以外の膜であるＡｌ合金配線７４および上側のバリア膜７５は、第２層間絶縁膜６の表面の法線方向に積層されている。オーバーラップ部７３の形成によって、下部電極６８の側方からの水分の侵入を防止できる。しかもこの実施形態では、オーバーラップ部７３における第２層間絶縁膜６との界面が、下側のバリア膜７６の裏面のみによって形成されていて、当該界面に上部電極６９を構成する積層構造の積層界面がない。そのため、当該積層界面に水分が侵入しても、その水分が下部電極６８側へと侵入することも防止できる。
下部電極６８の周囲には、アーチ状の上部電極６９で区画された閉領域７７が区画されている。下部電極６８と上部電極６９との間の閉領域７７には、容量膜７８が設けられている。容量膜７８は、絶縁膜４０と同じ材料、この実施形態では、厚さが２０ｎｍ程度の酸化シリコン（ＳｉＯ２）膜からなる。この容量膜７８は、上部電極６９の対向部７２と下部電極６８との間に介在され、下部電極６８の上面を被覆する平面部７９と、上部電極６９のオーバーラップ部７３と下部電極６８との間に介在され、下部電極６８の側面を被覆するサイドウォール８０とを一体的に含む。サイドウォール８０の形成によって、下部電極６８の側方に、上部電極６９のオーバーラップ部７３と共に二重構造の壁部を形成でき、この壁部によって、下部電極６８の側方からの水分の侵入を確実に防止できる。さらに、このサイドウォール８０によって、上部電極６９のオーバーラップ部７３と下部電極６８とを確実に絶縁分離できる。
これにより、キャパシタ部６３には、下部電極６８−容量膜７８−上部電極６９からなるＭＩＭ（Metal Insulator Metal）構造のキャパシタが設けられている。
上部電極６９と容量膜７８との間には、ＴｉＮ層８１が介在されている。ＴｉＮ層８１は、平面視において、下部電極６８と同一外形を有する薄膜状に形成されている。このＴｉＮ層８１は、容量膜７８の平面部７９を挟んで、下部電極６８に対向している。
キャパシタ部６３において、第４配線層１１は、この実施形態では、第３層間絶縁膜７の表面に形成された実配線８２をさらに含む。
実配線８２は、第３配線層１０の上部電極６９上の領域を上部電極６９の長手方向に沿う直線状に形成されている。これにより、実配線８２および上部電極６９は、第３層間絶縁膜７の厚さ方向に互いに対向している。そして、実配線８２は、第３層間絶縁膜７に埋め込まれたビア８３（たとえば、タングステン（Ｗ）ビア）によって、上部電極６９と電気的に接続されている。また、実配線８２は、この実施形態では、同じ階層の第４配線層１１に配置された実配線４３と同様に、Ａｌ合金配線８４（たとえば、Ａｌ−Ｃｕ合金配線）と、当該Ａｌ合金配線８４を上下方向から挟むバリア膜８５，８６とを含む積層構造からなる。下側のバリア膜８６および上側のバリア膜８５はそれぞれ、ＴｉＮ／Ｔｉ（ＴｉＮが上層で、Ｔｉが下層の積層構造）からなる。
また、キャパシタ部６３において、パッシベーション膜４８の表面からパッシベーション膜４８および第４層間絶縁膜８を貫通し、実配線８２の一部をパッドとして選択的に露出させるようにパッド開口８７が形成されている。
図８Ａ〜図８Ｋは、図７の半導体装置６２の製造工程の一例を説明するための断面図である。なお、図８Ａ〜図８Ｋでは、半導体基板２の図示を省略している。
半導体装置６２を製造するには、半導体基板２の表面３に半導体素子４が作り込まれた後（半導体基板２等については図７参照）、図８Ａに示すように、たとえばＣＶＤ法によって、半導体基板２上に第１層間絶縁膜５が形成される。次に、たとえばドライエッチングによって、半導体素子４を選択的に露出させるビアホール（図示せず）が第１層間絶縁膜５に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア（図示せず）が埋め込まれる。
次に、図８Ａに示すように、たとえばスパッタ法によって、下側のバリア膜１９，２１，６７のＴｉＮ／Ｔｉ材料、Ａｌ合金配線１６，１７，６５の材料および上側のバリア膜１８，２０，６６のＴｉＮ／Ｔｉ材料が、第１層間絶縁膜５の表面に連続して堆積される。次に、その堆積物上に、実配線１４，１５，６４を形成すべき領域を選択的に覆うレジスト膜（図示せず）が形成され、当該レジスト膜を介して堆積物がドライエッチングされる。これにより、実配線１４，１５，６４が同時に形成され、第２配線層９の形成が完了する。
次に、図８Ａに示すように、たとえばＣＶＤ法によって、第２配線層９を被覆するように、第１層間絶縁膜５上に第２層間絶縁膜６が積層される。次に、図８Ａに示すように、たとえばドライエッチングによって、実配線１４，１５，６４を選択的に露出させるビアホールが第２層間絶縁膜６に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア２５，３２，３３，７１が同時に埋め込まれる。ビア２５，３２，３３，７１は、たとえば、ＣＶＤ法によってビアホールにタングステン膜を供給した後、当該タングステン膜をエッチバックまたはＣＭＰ法によって平坦化することによってビアホールに埋め込まれる。したがって、ビア２５，３２，３３，７１は、第２層間絶縁膜６の表面から選択的に露出することとなる。
次に、図８Ｂに示すように、たとえばスパッタ法によって、薄膜抵抗体２３および下部電極６８の材料である金属薄膜８８（この実施形態ではＴａＮ）が、第２層間絶縁膜６の表面から露出したビア２５，３２，３３，７１に接するように、第２層間絶縁膜６上に積層される。金属薄膜８８の積層に続いて、たとえばＣＶＤ法によって、絶縁膜４０および容量膜７８の下地となる酸化シリコン（ＳｉＯ２）からなる第１下地膜８９が、金属薄膜８８上に積層される。金属薄膜８８は、たとえば５ｎｍ〜２０ｎｍの厚さで形成され、第１下地膜８９は、たとえば２０ｎｍ程度の厚さで形成される。第１下地膜８９の形成後、たとえばスパッタ法によって、ＴｉＮ材料９０が第１下地膜８９上に積層される。
次に、図８Ｃに示すように、ＴｉＮ材料９０上に、薄膜抵抗体２３および下部電極６８を形成すべき領域を選択的に覆うレジスト膜９１が形成される。
次に、図８Ｄに示すように、当該レジスト膜９１を介して、ＴｉＮ材料９０、第１下地膜８９および金属薄膜８８が連続してドライエッチングされる。これにより、金属薄膜８８の不要部分が除去されて薄膜抵抗体２３および下部電極６８が形成される。また、薄膜抵抗体２３上には、薄膜抵抗体２３の上面を被覆し、薄膜抵抗体２３の側面を露出させる絶縁膜４０の平面部４１が同時に形成され、下部電極６８の上には、下部電極６８の上面を被覆し、下部電極６８の側面を露出させる容量膜７８の平面部７９が同時に形成される。また、絶縁膜４０および容量膜７８上にはそれぞれ、薄膜抵抗体２３および下部電極６８と同一外形を有するＴｉＮ層６０，８１が形成される。その後、たとえばアッシングによって、レジスト膜９１が除去される。
次に、図８Ｅに示すように、たとえばＣＶＤ法によって、２０ｎｍ程度の厚さの酸化シリコン（ＳｉＯ２）膜が、薄膜抵抗体２３、絶縁膜４０（平面部４１）およびＴｉＮ層６０の積層構造、ならびに下部電極６８、容量膜７８（平面部７９）およびＴｉＮ層８１の積層構造を完全に被覆するように、第２層間絶縁膜６上にさらに積層される。この酸化シリコン膜は、本発明の下地膜の一例としての第２下地膜９２であり、第２下地膜９２によって、薄膜抵抗体２３および下部電極６８の露出した側面が完全に被覆される。
次に、図８Ｆに示すように、たとえばエッチバックによって、第２下地膜９２が上面から順に削り取られる。エッチバックは、たとえば、第２層間絶縁膜６の表面においてビア２５の上面が露出するまで続けられる。これにより、第２下地膜９２のサイドウォール４２，８０となる部分以外の部分が除去され、第２層間絶縁膜６の表面においてビア２５が選択的に露出する。第２下地膜９２の残存した部分は、サイドウォール４２，８０として形成される。これにより、絶縁膜４０および容量膜７８が同時に形成される。
次に、図８Ｇに示すように、たとえばスパッタ法によって、ＴｉＮ層６０，８１を完全に被覆するように、下側のバリア膜２８，３８，７６のＴｉＮ／Ｔｉ材料９３、Ａｌ合金配線２６，３６，７４のＡｌ合金材料９４、および上側のバリア膜２７，３７，７５のＴｉＮ／Ｔｉ材料９５が、第２層間絶縁膜６の表面に連続して堆積される。
次に、図８Ｈに示すように、ＴｉＮ／Ｔｉ材料９５上に、実配線２２、ダミー配線２４および上部電極６９を形成すべき領域を選択的に覆うレジスト膜９６が形成される。
次に、図８Ｉに示すように、当該レジスト膜９６を介して、ＴｉＮ／Ｔｉ材料９５、Ａｌ合金材料９４およびＴｉＮ／Ｔｉ材料９３が連続してドライエッチングされる。これにより、実配線２２、ダミー配線２４および上部電極６９が同時に形成され、第３配線層１０の形成が完了する。
次に、図８Ｊに示すように、たとえばＣＶＤ法によって、第３配線層１０を被覆するように、第２層間絶縁膜６上に第３層間絶縁膜７が積層される。
次に、図８Ｋに示すように、たとえばドライエッチングによって、実配線２２および上部電極６９を選択的に露出させるビアホールが第３層間絶縁膜７に形成された後、当該ビアホールに、タングステン（Ｗ）からなるビア４４，８３が埋め込まれる。ビア４４，８３は、たとえば、ＣＶＤ法によってビアホールにタングステン膜を供給した後、当該タングステン膜をエッチバックまたはＣＭＰ法によって平坦化することによってビアホールに埋め込まれる。したがって、ビア４４，８３は、第３層間絶縁膜７の表面から選択的に露出することとなる。
次に、図８Ｋに示すように、たとえばスパッタ法によって、下側のバリア膜４７，８６のＴｉＮ／Ｔｉ材料、Ａｌ合金配線４５，８４の材料および上側のバリア膜４６，８５のＴｉＮ／Ｔｉ材料が、第３層間絶縁膜７の表面に連続して堆積される。次に、その堆積物上に、実配線４３，８２を形成すべき領域を選択的に覆うレジスト膜（図示せず）が形成され、当該レジスト膜を介して堆積物がドライエッチングされる。これにより、実配線４３，８２が同時に形成され、第４配線層１１の形成が完了する。
次に、図８Ｋに示すように、たとえばＣＶＤ法によって、第３配線層１０を被覆するように、第３層間絶縁膜７上に第４層間絶縁膜８が積層された後、第４層間絶縁膜８上に、パッシベーション膜４８が積層される。パッシベーション膜４８の形成後、パッシベーション膜４８上に、ヒューズウィンドウ４９およびパッド開口５０，８７を形成すべき領域に開口を有するレジスト膜（図示せず）が形成される。そして、当該レジスト膜を介してパッシベーション膜４８等がドライエッチングされることによって、ヒューズウィンドウ４９およびパッド開口５０，８７が同時に形成される。その後、前述したように、ヒューズウィンドウ４９を介したレーザ光の照射によって、所望の抵抗値へ合わせ込み（レーザトリミング）が行われる。以上の工程を経て、図７に示す半導体装置６２が得られる。
以上のように、この方法によれば、下部電極６８−容量膜７８−上部電極６９からなるＭＩＭ構造を、抵抗部１２の薄膜抵抗体２３、絶縁膜４０およびダミー配線２４と同一工程で形成できるので、製造プロセスのプロセス数の増加を防止しながら、薄膜抵抗体２３とＭＩＭ構造とを混載できる。
また、比較的還元性の弱いＴｉＮ層８１を、上部電極６９と容量膜７８（ＳｉＯ２膜）との間に介在させることによって、上部電極６９と容量膜７８との反応を抑制できる。これにより、前述の第２実施形態のＴｉＮ層６０と同様に、上部電極６９のバリア膜７６のＴｉ膜と容量膜７８との反応によるＴｉＯ２の生成を防止でき、下部電極６８−上部電極６９間の導通を防止できる。
むろん、この半導体装置６２においても、第１および第２実施形態と同様の効果を実現することもできる。
図９は、本発明の第４実施形態に係る半導体装置９７の断面図である。図９において、前述の図７に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置９７は、前述の半導体装置６２の構成に加えて、第２層間絶縁膜６が２層構造で形成されている。具体的には、第２層間絶縁膜６は、下層のＳｉＯ２膜９８と、上層の本発明のエッチングストッパ部の一例としてのＳｉＮ膜９９とを含む。
下層のＳｉＯ２膜９８は、第２配線層９を完全に被覆する厚さで形成されている。つまり、ＳｉＯ２膜９８の上面は、第２配線層９の各配線の上面よりも上方に位置している。上層のＳｉＮ膜９９は、このＳｉＯ２膜９８上に積層され、第２層間絶縁膜６の最表面を形成している。したがって、第２配線層９と第３配線層１０とを電気的に接続するビア２５，３２，３３，７１は、ＳｉＯ２膜９８とＳｉＮ膜９９との界面を通過するように形成されている。
この実施形態に係る半導体装置９７の製造工程は、図８Ａ〜図８Ｋに示した工程と実質的に同様である。ただし、図３Ａの工程で、第２層間絶縁膜６を形成するときに、ＣＶＤ法によって、ＳｉＯ２膜９８およびＳｉＮ膜９９が、第１層間絶縁膜５側から順に積層される。
この半導体装置９７によれば、第２層間絶縁膜６の最表面に、絶縁膜４０および容量膜７８を構成するＳｉＯ２に対してエッチング選択比を有する絶縁材料（この実施形態では、ＳｉＮ）からなるＳｉＮ膜９９が形成されている。そのため、図１０Ａおよび図１０Ｂに示すように、図８Ｅおよび図８Ｆの工程に倣って第２下地膜９２をエッチバックして絶縁膜４０および容量膜７８を形成する際に、第２層間絶縁膜６がオーバーエッチングされることを防止できる。これにより、第２層間絶縁膜６の表面の平坦性を保つことができる。むろん、この半導体装置９７においても、第１〜第３実施形態と同様の効果を実現することもできる。
なお、この実施形態では、第２層間絶縁膜６の最表面が、ＳｉＯ２に対してエッチング選択比を有する絶縁材料であればよいので、たとえば、第２層間絶縁膜６は、最上層にＳｉＮ膜を備える３層構造、４層構造等であってもよい。また、最表面を形成する膜は、ＳｉＮ膜９９ではなく、たとえば、ＳｉＯｘ膜（Ｓｉ組成比が相対的に大きい酸化膜）、ＳｉＣ膜またはＳｉＣＮ膜であってもよい。
また、絶縁膜４０および容量膜７８がＳｉＮからなる場合には、第２層間絶縁膜６は、ＳｉＮに対してエッチング選択比を有するＳｉＯ２膜の単層構造であることが好ましい。これによっても、第２層間絶縁膜６のオーバーエッチングを防止できる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
６ 第２層間絶縁膜
７ 第３層間絶縁膜
１０ 第３配線層
１２ 抵抗部
１３ 配線部
２２ 実配線
２３ 薄膜抵抗体
２４ ダミー配線
３２ ビア
３３ ビア
３５ オーバーラップ部
３６ Ａｌ合金配線
３７ バリア膜
３８ バリア膜
４０ 絶縁膜
４９ ヒューズウィンドウ
５４ 第２下地膜
５９ 半導体装置
６０ ＴｉＮ層
６２ 半導体装置
６３ キャパシタ部
６８ 下部電極
６９ 上部電極
７３ オーバーラップ部
７８ 容量膜
８０ サイドウォール
８１ ＴｉＮ層
９２ 第２下地膜
９７ 半導体装置
９８ ＳｉＯ２膜
９９ ＳｉＮ膜

Claims (20)

  1. 半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置であって、
    前記半導体基板上に配置された層間絶縁膜と、
    前記抵抗部において、前記層間絶縁膜上に配置された薄膜抵抗体と、
    前記層間絶縁膜に埋め込まれ、前記薄膜抵抗体に対して下側から接するビアと、
    前記配線部において、前記層間絶縁膜上に配置された実配線と、
    前記実配線と同じ階層の配線層に配置され、前記薄膜抵抗体を上側から覆うダミー配線と、
    前記薄膜抵抗体と前記ダミー配線との間に介在された絶縁膜とを含む、半導体装置。
  2. 前記ダミー配線は、前記薄膜抵抗体を横側から覆うオーバーラップ部を含む、請求項１に記載の半導体装置。
  3. 前記絶縁膜は、前記薄膜抵抗体の側面を被覆するサイドウォールを含む、請求項１または２に記載の半導体装置。
  4. 前記層間絶縁膜上に、前記実配線および前記ダミー配線を被覆するように形成された第２層間絶縁膜をさらに含み、
    前記第２層間絶縁膜には、前記ダミー配線の上面を選択的に露出させるビアホールが形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記絶縁膜は、ＳｉＯ２膜からなり、
    前記半導体装置は、前記ダミー配線と前記ＳｉＯ２膜との間に介在されたＴｉＮ層をさらに含む、請求項１〜４に記載の半導体装置。
  6. 前記絶縁膜は、ＳｉＯ２膜からなり、
    前記層間絶縁膜は、その最表面にＳｉＯ２に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部を有する、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記エッチングストッパ部は、ＳｉＮ膜からなる、請求項６に記載の半導体装置。
  8. 前記薄膜抵抗体は、ＳｉＣｒ、ＮｉＣｒ、ＴａＮまたはＴｉＮからなる、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ダミー配線は、Ａｌ合金配線と、当該Ａｌ合金配線を上下方向から挟むバリア膜とを含む積層構造からなる、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記半導体基板上にはキャパシタ部がさらに設けられており、
    前記キャパシタ部において、前記層間絶縁膜上に配置された下部電極と、
    前記実配線と同じ階層の配線層に配置され、前記下部電極と対向する上部電極と、
    前記下部電極と前記上部電極との間に介在された容量膜とを含む、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記容量膜は、ＳｉＯ２膜からなり、
    前記半導体装置は、前記上部電極と前記ＳｉＯ２膜との間に介在されたＴｉＮ層をさらに含む、請求項１０に記載の半導体装置。
  12. 前記上部電極は、前記下部電極を横側から覆うオーバーラップ部を含む、請求項１０または１１に記載の半導体装置。
  13. 前記容量膜は、前記下部電極の側面を被覆するサイドウォールを含む、請求項１０〜１２のいずれか一項に記載の半導体装置。
  14. 半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置の製造方法であって、
    前記半導体基板上に層間絶縁膜を形成する工程と、
    前記抵抗部において前記層間絶縁膜の表面に選択的に露出するように、前記層間絶縁膜にビアを埋め込む工程と、
    露出した前記ビアと接するように、前記層間絶縁膜上に薄膜抵抗体を形成する工程と、
    前記薄膜抵抗体を被覆する絶縁膜を形成する工程と、
    前記配線部において前記層間絶縁膜上に実配線を形成し、同時に、前記絶縁膜を介して前記薄膜抵抗体を上側から覆うように、ダミー配線を形成する工程とを含む、半導体装置の製造方法。
  15. 前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側方において前記層間絶縁膜の前記表面の一部を露出させるように前記絶縁膜を形成する工程を含み、
    前記実配線を形成する工程は、前記薄膜抵抗体の前記側方に回り込むようにダミー配線を形成する工程を含む、請求項１４に記載の半導体装置の製造方法。
  16. 前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側面を被覆するサイドウォールが残るように前記絶縁膜を形成する工程を含む、請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記層間絶縁膜を形成する工程は、その最表面にＳｉＯ２に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部が露出するように前記層間絶縁膜を形成する工程を含み、
    前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含む、請求項１５または１６に記載の半導体装置の製造方法。
  18. 前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含み、
    前記半導体装置の製造方法は、前記実配線および前記ダミー配線の形成に先立って、前記絶縁膜を上側から覆うようにＴｉＮ層を形成する工程をさらに含む、請求項１４〜１７のいずれか一項に記載の半導体装置の製造方法。
  19. 前記半導体基板上にはキャパシタ部がさらに設けられており、
    前記薄膜抵抗体の形成工程の中で、前記キャパシタ部における前記層間絶縁膜上に下部電極を形成する工程と、
    前記絶縁膜の形成工程の中で、前記下部電極を被覆する容量膜を形成する工程と、
    前記実配線の形成工程の中で、前記容量膜を介して前記下部電極を上側から覆うように、上部電極を形成する工程とをさらに含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法。
  20. 前記絶縁膜を形成する工程は、ＳｉＯ２膜からなる前記絶縁膜を形成する工程を含み、
    前記半導体装置の製造方法は、前記実配線、前記ダミー配線および前記上部電極の形成に先立って、前記容量膜を上側から覆うようにＴｉＮ層を形成する工程をさらに含む、請求項１９に記載の半導体装置の製造方法。
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