JP2017208419A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが電気的に接続される構成において、抵抗体膜の成膜性を向上でき、ビア電極と抵抗体膜とを良好に電気的に接続できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、半導体基板２上に配置された第２層間絶縁膜５を含む。第２層間絶縁膜５にはビア電極１９が埋め込まれている。ビア電極１９は、第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８を有している。第２層間絶縁膜５の上面５ａには、ビア電極１９とその周囲とを被覆するように導電性のキャップ層４４が配置されている。キャップ層４４は、周縁に向かって下り傾斜した傾斜部４６を含む上面４４ａを有している。そして、キャップ層４４を介してビア電極１９に電気的に接続されるように、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａに沿って抵抗体膜３０が配置されている。【選択図】図２
Description
本発明は、ビア電極に電気的に接続された抵抗体膜を備えた半導体装置およびその製造方法に関する。
特許文献１には、シリコン基板（半導体基板）と、シリコン基板上に配置された層間絶縁膜（絶縁膜）と、層間絶縁膜に埋め込まれた導電性プラグ（ビア電極）と、導電性プラグに電気的に接続されるように層間絶縁膜上に配置された薄膜抵抗体（抵抗体膜）とを備えた半導体装置が開示されている。
一般的に、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成では、ビア電極に電気的に接続された抵抗体膜に対して安定したオーミック性が要求される。つまり、抵抗体膜の抵抗値は、ビア電極から供給される電流や電圧の大きさに関わらず変動が少ないことが好ましい。しかし、抵抗体膜が絶縁膜上でビア電極に電気的に接続される構成では、ビア電極と抵抗体膜とのオーミック性が不安定になるという問題がある。
本願発明者らは、この問題がビア電極と抵抗体膜との接続部に起因していることを突き止めた。絶縁膜にビア電極が埋め込まれた構成では、その製造過程において、絶縁膜の上面よりも上方に突出した突出部を有するビア電極が形成されることがある。抵抗体膜は、ビア電極の上面、突出部の側壁および絶縁膜の上面を被覆するように、これらに沿って形成される。そのため、抵抗体膜において、突出部の側壁に沿う部分、とりわけビア電極の上面および突出部の側壁によって形成される角部に沿う部分は、薄く形成されるか、または、全く形成されない虞がある。その結果、ビア電極と抵抗体膜との接続部における電気的な接続が不十分となり、ビア電極と抵抗体膜とのオーミック性が不安定となる。
そこで、本発明は、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成において、抵抗体膜の成膜性を向上でき、ビア電極と抵抗体膜とを良好に電気的に接続できる半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板上に配置された絶縁膜と、前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有する導電性のキャップ層と、前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿って配置された抵抗体膜とを含む。
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、前記ビア電極の突出部を被覆するように前記絶縁膜上に導電材料を堆積した後、当該導電材料を選択的に除去することにより、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有するキャップ層を形成するキャップ層形成工程と、前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む。
本発明の半導体装置では、導電性のキャップ層の上面に沿って抵抗体膜を形成できるので、ビア電極の上面と絶縁膜の上面との間に形成された段差部に抵抗体膜が沿って形成されるのを回避できる。これにより、抵抗体膜を良好な成膜性で形成できる。また、これに加えて、キャップ層を介することによって、ビア電極と抵抗体膜とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる。
本発明の半導体装置の製造方法によれば、キャップ層形成工程において、ビア電極とその周囲とを被覆するように導電性のキャップ層が形成される。これにより、抵抗体膜形成工程において、ビア電極の上面と絶縁膜の上面との間に形成された段差部を避けつつ、キャップ層の上面を被覆するように、抵抗体膜を良好な成膜性で形成できる。これに加えて、キャップ層を介することによって、ビア電極と抵抗体膜とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる半導体装置を製造できる。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な縦断面図である。図２は、図１に示される破線IIにより囲まれた領域の拡大断面図である。
半導体装置１は、半導体基板２と、半導体基板２上に積層された複数の層間絶縁膜４，５，６とを含む。半導体基板２は、たとえば、その表面に能動素子や受動素子等を含む半導体素子３が作り込まれたシリコン基板からなる。複数の層間絶縁膜４，５，６には、半導体基板２の表面側から順に、第１層間絶縁膜４、本発明の絶縁膜の一例としての第２層間絶縁膜５、および、第３層間絶縁膜６が含まれる。第１層間絶縁膜４、第２層間絶縁膜５および第３層間絶縁膜６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。
図１は、本発明の一実施形態に係る半導体装置１の模式的な縦断面図である。図２は、図１に示される破線IIにより囲まれた領域の拡大断面図である。
半導体装置１は、半導体基板２と、半導体基板２上に積層された複数の層間絶縁膜４，５，６とを含む。半導体基板２は、たとえば、その表面に能動素子や受動素子等を含む半導体素子３が作り込まれたシリコン基板からなる。複数の層間絶縁膜４，５，６には、半導体基板２の表面側から順に、第１層間絶縁膜４、本発明の絶縁膜の一例としての第２層間絶縁膜５、および、第３層間絶縁膜６が含まれる。第１層間絶縁膜４、第２層間絶縁膜５および第３層間絶縁膜６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。
第１層間絶縁膜４上には第１配線層７が形成されており、第２層間絶縁膜５上には第２配線層８が形成されており、第３層間絶縁膜６上には最上配線層としての第３配線層９が形成されている。なお、図示はしないが、半導体基板２の上面には、半導体素子３に電気的に接続される最下配線層が形成されている。第１配線層７、第２配線層８および第３配線層９とは、対応する層間絶縁膜４，５，６上に配置された導電体物によって、当該層間絶縁膜４，５，６の上面に電流経路が形成された層の総称である。
第１層間絶縁膜４上の第１配線層７は、間隔を空けて第１層間絶縁膜４上に形成された第１実配線１０および第２実配線１１を含む。第１実配線１０および第２実配線１１は、たとえば同一の方向に延びる直線状に形成されている。図１には、これら第１実配線１０および第２実配線１１の直線方向に直交する方向の断面図が示されている。本実施形態では、第２実配線１１における直線方向に直交する方向の幅が、第１実配線１０における直線方向に直交する方向の幅よりも大きくされている。
第１実配線１０および第２実配線１１は、いずれも複数の導電体層が積層された積層構造を有しており、第１層間絶縁膜４上から順に、下側バリアメタル層１２、アルミニウム（Ａｌ）を含むＡｌ配線層１３および上側バリアメタル層１４を含む。下側バリアメタル層１２は、図２に示されるように、第１層間絶縁膜４側から順にＴｉ層１５およびＴｉＮ層１６を含む積層構造を有している。Ａｌ配線層１３は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層１４は、図２に示されるように、Ａｌ配線層１３側からこの順に積層されたＴｉ層１７およびＴｉＮ層１８を含む積層構造を有している。
第２層間絶縁膜５は、第１実配線１０および第２実配線１１を被覆するように、第１層間絶縁膜４上に配置されている。第２層間絶縁膜５には、ビア電極１９が埋め込まれている。ビア電極１９には、第１実配線１０に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第１ビア電極２１と、第２実配線１１に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第２ビア電極２２とが含まれる。
第１ビア電極２１および第２ビア電極２２は、いずれも、ビア本体２３と、ビア本体２３と第２層間絶縁膜５との間に介在するバリアメタル層２４とを含む。ビア本体２３は、たとえばタングステン（Ｗ）または銅（Ｃｕ）を含む。バリアメタル層２４は、図２に示されるように、第２層間絶縁膜５側からこの順に積層されたＴｉ層２５およびＴｉＮ層２６を含む積層構造を有している。
図２に示されるように、ビア電極１９は、断面視において、第２層間絶縁膜５側から半導体基板２側に向けて先細りとなるテーパ形状に形成されている。ビア電極１９は、第２層間絶縁膜５内に埋め込まれた埋め込み部２７と、第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有している。突出部２８は、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に、第２層間絶縁膜５の上面５ａから上方に立ち上がる側壁２８ａを有している。この突出部２８により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に段差部２９が形成された構成とされている。
第２層間絶縁膜５上の第２配線層８は、ビア電極１９に電気的に接続されるように第２層間絶縁膜５の上面５ａに配置された抵抗体膜３０を含む。図２に示されるように、本実施形態に係る半導体装置１は、ビア電極１９に電気的に接続されるようにビア電極１９とその周囲とを被覆する導電性のキャップ層４４が設けられており、抵抗体膜３０が、キャップ層４４を介してビア電極１９に電気的に接続されるように、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａに沿って配置されていることを特徴としている。本実施形態は、このキャップ層４４の上面４４ａに沿って抵抗体膜３０を配置することにより、抵抗体膜３０の成膜性を向上させて、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させるものである。
図２に示されるように、キャップ層４４は、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９を埋めて、ビア電極１９の上面１９ａの全域および突出部２８の側壁２８ａの全域を被覆している。本実施形態では、キャップ層４４の上面４４ａは、ビア電極１９の上面１９ａ上に位置する平坦部４５と、平坦部４５からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６とを含む。
キャップ層４４の周縁は、ビア電極１９の周縁よりも外側に位置しており、キャップ層４４の平坦部４５の周縁は、ビア電極１９の周縁とキャップ層４４の周縁との間に位置している。このように、キャップ層４４の上面４４ａが平坦部４５および傾斜部４６を含むことによって、キャップ層４４は、第２層間絶縁膜５の上面５ａから上方に向けて先細りとなるテーパ形状に形成されている。
第２層間絶縁膜５の上面５ａとキャップ層４４の傾斜部４６とが当該キャップ層４４の外側で成す角度θｃ１は、第２層間絶縁膜５の上面５ａとビア電極１９の突出部２８の側壁２８ａ（側壁２８ａの表面）とが当該ビア電極１９の外側で成す角度θｖ１よりも大きい（角度θｖ１＜角度θｃ１）。また、キャップ層４４の平坦部４５と傾斜部４６とが当該キャップ層４４の内側で成す角度θｃ２は、ビア電極１９の上面１９ａと突出部２８の側壁２８ａ（側壁２８ａの表面）とが当該ビア電極１９の内側で成す角度θｖ２よりも大きい（角度θｖ２＜角度θｃ２）。
キャップ層４４は、複数の導電体層が積層された積層構造を有しており、ビア電極１９側からこの順に積層された第１導電体層４７および第２導電体層４８とを含む。第１導電体層４７は、ビア電極１９の突出部２８に対してコンフォーマルに形成されている。つまり、第１導電体層４７の上面および下面は、第２層間絶縁膜５の上面５ａ、突出部２８の側壁２８ａおよびビア電極１９の上面１９ａに沿って形成されている。
一方、第２導電体層４８は、第１導電体層４７に対してコンフォーマルに形成されている。つまり、第２導電体層４８の上面および下面は、第１導電体層４７の上面に沿って形成されている。キャップ層４４の平坦部４５は、第２導電体層４８の上面により形成されており、キャップ層４４の傾斜部４６は、第１導電体層４７の側面および第２導電体層４８の側面により形成されている。この構成において、キャップ層４４の傾斜部４６を形成する第１導電体層４７の側面および第２導電体層４８の側面は、段差なく繋がっている。
本実施形態では、第１導電体層４７はＴｉ層であり、第２導電体層４８はＴｉＮ層である。なお、キャップ層４４は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）および導電性が付与されたポリシリコンを含む群から選択される導電体種を含む複数（２以上）の導電体層が積層された積層構造を有していてもよい。
キャップ層４４は、図２に示される形態に代えて、キャップ層４４の他の形態を示す図３のように、上記群から選択される１つの導電体種を含む導電体層４９からなる単層構造を有していてもよい。また、キャップ層４４の上面４４ａが断面視円弧状に形成されることによって、キャップ層４４が、頂点からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６のみを含む構成とされてもよい。
抵抗体膜３０は、第２層間絶縁膜５の上面５ａ、キャップ層４４の上面４４ａ（傾斜部４６および平坦部４５）に沿って形成されており、キャップ層４４の上面４４ａに配置された第１部分３０ａと、第２層間絶縁膜５の上面５ａに配置された第２部分３０ｂとを含む。抵抗体膜３０は、この第１部分３０ａおよびキャップ層４４を介してビア電極１９と電気的に接続されている。抵抗体膜３０の第１部分３０ａは、一様な厚さで形成されていると共に、抵抗体膜３０の第２部分３０ｂと略同一の厚さで形成されている。つまり、抵抗体膜３０は、第２層間絶縁膜５の上面５ａ上およびキャップ層４４の上面４４ａ上において、一様な厚さで形成されている。
次に、図４を参照して、ビア電極１９、抵抗体膜３０およびキャップ層４４の平面形状について具体的に説明する。図４は、図１に示されるIV-IV線に沿う横断面図である。
図４に示されるように、本実施形態では、ビア電極１９（第１ビア電極２１および第２ビア電極２２）は、一辺の幅Ｗが、たとえば０．１μｍ以上０．５μｍ以下（本実施形態では０．２２μｍ程度）とされた平面視四角形状に形成されている。キャップ層４４は、平面視四角形状に形成されており、ビア電極１９全域を被覆している。平面視におけるビア電極１９の周縁とキャップ層４４の周縁との間の寸法Ｓは、たとえば０．０５μｍ以上０．５μｍ以下（本実施形態では０．１２μｍ程度）である。なお、平面視円形状のビア電極１９が採用されてもよいし、平面視円形状のキャップ層４４が形成されてもよい。
図４に示されるように、本実施形態では、ビア電極１９（第１ビア電極２１および第２ビア電極２２）は、一辺の幅Ｗが、たとえば０．１μｍ以上０．５μｍ以下（本実施形態では０．２２μｍ程度）とされた平面視四角形状に形成されている。キャップ層４４は、平面視四角形状に形成されており、ビア電極１９全域を被覆している。平面視におけるビア電極１９の周縁とキャップ層４４の周縁との間の寸法Ｓは、たとえば０．０５μｍ以上０．５μｍ以下（本実施形態では０．１２μｍ程度）である。なお、平面視円形状のビア電極１９が採用されてもよいし、平面視円形状のキャップ層４４が形成されてもよい。
図４からも理解されるように、抵抗体膜３０の全面積に占める第１部分３０ａの面積の割合は、抵抗体膜３０の全面積に占める前記第２部分３０ｂの面積の割合よりも小さくされている。したがって、抵抗体膜３０の第１部分３０ａによって、ビア電極１９との良好な電気的な接続を図りつつ、抵抗体膜３０の第２部分３０ｂによって、抵抗として機能する領域を良好に確保できる。
抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１と第２ビア電極２２との間の領域に配置された接続領域３３と、接続領域３３から側方に張り出すように接続領域３３と一体的に設けられたトリミング領域３４とを含む。
抵抗体膜３０の接続領域３３は、平面視において第１ビア電極２１と第２ビア電極２２との間の領域を直線状に延びる長方形状に形成されている。トリミング領域３４は、その一部が選択的に除去可能とされた領域であり、接続領域３３の長手方向に沿う一辺３３ａからその側方に向けて平面視矩形状に張り出している。トリミング領域３４は、たとえばレーザ照射、ダイシングブレードまたはエッチング（以下、単に「レーザ照射等」という。）によって部分的に除去される。
これにより、抵抗体膜３０の抵抗値、延いては第１ビア電極２１および第２ビア電極２２間の抵抗値が所望の値に設定される。トリミング領域３４は、レーザ照射等によって刻設されたトリミング溝３５を選択的に有している。なお、抵抗値の調整が不要とされた場合には、トリミング領域３４は、レーザ照射等によって部分的に切断されないので、トリミング領域３４がトリミング溝３５を有さない構成とされる。
なお、抵抗体膜３０は、図４に示される構成に代えて、図５に示されるような構成とされてもよい。図５は、図４に対応する部分の横断面図であって、抵抗体膜３０の他の形態の平面形状を示す図である。
図５に示されるように、抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、平面視長方形状に形成されており、抵抗体膜３０における第１ビア電極２１と第２ビア電極２２との間の領域がレーザ照射等によって部分的に除去される構成とされている。図５に示される抵抗体膜３０は、図４に示される抵抗体膜３０と異なり、第１ビア電極２１と第２ビア電極２２とを結ぶ直線を横切るようにトリミング溝３５が刻設される構成とされている。
図５に示されるように、抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、平面視長方形状に形成されており、抵抗体膜３０における第１ビア電極２１と第２ビア電極２２との間の領域がレーザ照射等によって部分的に除去される構成とされている。図５に示される抵抗体膜３０は、図４に示される抵抗体膜３０と異なり、第１ビア電極２１と第２ビア電極２２とを結ぶ直線を横切るようにトリミング溝３５が刻設される構成とされている。
抵抗体膜３０は、薄膜抵抗体であり、その厚さは、たとえば０．５ｎｍ以上１００ｎｍ以下である。抵抗体膜３０の材料としては、たとえば、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＴｉＮ等を使用できるが、この実施形態では、ＣｒＳｉ膜が用いられている。抵抗体膜３０の材料としては、導電性が付与されたポリシリコンを使用することも可能であるが、温度の変動および電圧の変動に対して抵抗値が大きく変動するという課題がある。以下、図６を参照して、抵抗体膜３０の温度特性について説明する。
図６は、抵抗体膜３０の温度特性を説明するためのグラフである。図６のグラフにおいて、横軸は温度（℃）であり、縦軸は抵抗値（Ω）である。図６には、直線Ｌ１と直線Ｌ２とが示されている。直線Ｌ１は、抵抗体膜３０が、導電性が付与されたポリシリコン膜を含む場合の抵抗値の温度特性を示しており、直線Ｌ２は、抵抗体膜３０が、ＣｒＳｉ膜を含む場合の抵抗値の温度特性を示している。
直線Ｌ１および直線Ｌ２を参照して、ＣｒＳｉ膜は、導電性が付与されたポリシリコン膜と比較して、温度の変動に対する抵抗値の変動が小さいことが理解される。したがって、ＣｒＳｉ膜であれば、抵抗体膜３０の薄膜化および抵抗体膜３０の面積の低減を良好に図りつつ、抵抗体膜３０の微細化に伴う高抵抗化を良好に図ることが可能となる。なお、抵抗体膜３０の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下であってもよい。また、抵抗体膜３０の抵抗値は、１００Ω／□以上５００００Ω／□以下であってもよい。
このように、本実施形態では、導電性のキャップ層４４の上面４４ａに沿って抵抗体膜３０を形成できるので、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９に抵抗体膜３０が沿って形成されるのを回避できる。これにより、抵抗体膜３０を良好な成膜性で形成できる。つまり、抵抗体膜３０を一様な厚さで形成できる。また、これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる。つまり、ビア電極１９から供給される電流や電圧の大きさに対して、抵抗値の変動の少ない抵抗体膜３０を提供できる。
図１および図２を再度参照して、抵抗体膜３０上には、保護膜３６が配置されている。保護膜３６は、抵抗体膜３０の平面形状と整合する平面形状で抵抗体膜３０上に配置されており、抵抗体膜３０の上面に対してコンフォーマルに形成されている。つまり、保護膜３６の上面および下面は、抵抗体膜３０の上面に沿うように形成されている。保護膜３６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。
第３層間絶縁膜６は、抵抗体膜３０および保護膜３６を被覆するように、第２層間絶縁膜５上に配置されている。第３層間絶縁膜６上の第３配線層９は、第３層間絶縁膜６上に形成された第３実配線３７を含む。第３実配線３７は、第２実配線１１の直上の領域に配置されており、たとえば第１実配線１０および第２実配線１１と同一の方向に延びる直線状に形成されている。第３実配線３７は、本実施形態では、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向していると共に、第３層間絶縁膜６の厚さ方向に抵抗体膜３０および保護膜３６と対向している。
第３実配線３７は、第１実配線１０および第２実配線１１と同様に、複数の導電体層が積層された積層構造を有しており、第３層間絶縁膜６上から順に、下側バリアメタル層３８、アルミニウムを含むＡｌ配線層３９および上側バリアメタル層４０を含む。下側バリアメタル層３８は、第３層間絶縁膜６側から順にＴｉ層およびＴｉＮ層を含む積層構造を有している。Ａｌ配線層３９は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層４０は、Ａｌ配線層３９側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。
第３実配線３７は、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向する部分において、第３層間絶縁膜６の表面から第２実配線１１に至るように第３層間絶縁膜６に埋め込まれた第３ビア電極４１を介して第２実配線１１に電気的に接続されている。第３ビア電極４１は、前述のビア電極１９と同様に、タングステンを含むビア本体４２と、ビア本体４２と第２層間絶縁膜５との間およびビア本体４２と第３層間絶縁膜６との間に介在するバリアメタル層４３とを含む。バリアメタル層４３は、第２層間絶縁膜５側および第３層間絶縁膜６側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。
第３層間絶縁膜６上には、第３実配線３７を被覆するように、たとえば窒化シリコン（ＳｉＮ）からなるパッシベーション膜５０が形成されている。パッシベーション膜５０には、第３実配線３７の一部を電極パッド５１として選択的に露出させるパッド開口５２が形成されている。また、パッシベーション膜５０における抵抗体膜３０と対向する領域には、当該パッシベーション膜５０を貫通して第３層間絶縁膜６の一部が掘り下げるように形成されたトリミング開口５３が形成されている。このトリミング開口５３を介して抵抗体膜３０にレーザ照射等が実行されて、抵抗体膜３０にトリミング溝３５が刻設される。
次に、図７を参照しつつ、本実施形態に係る半導体装置１の効果について説明する。図７は、参考例に係る半導体装置１０１の部分拡大断面図である。なお、図７は、図２に対応する部分の断面図であり、参考例に係る半導体装置１０１は、キャップ層４４を有していない点を除いて、本実施形態に係る半導体装置１と略同様の構成を有している。図７において、図１〜図６に示された構成と同様の構成については同一の参照符号を付して説明を省略する。
図７に示されるように、参考例に係る半導体装置１０１は、キャップ層４４を有していない。したがって、抵抗体膜３０は、ビア電極１９の上面１９ａ、突出部２８の側壁２８ａおよび第２層間絶縁膜５の上面５ａを被覆するように、これらに沿って形成されている。そのため、図７に示されるように、抵抗体膜３０における突出部２８の側壁２８ａに沿う部分１０２、とりわけビア電極１９の上面１９ａおよび突出部２８の側壁２８ａによって形成される角部に沿う部分１０３が薄く形成されるか、または、全く形成されない虞がある。その結果、ビア電極１９と抵抗体膜３０との接続部における電気的な接続が不十分となり、ビア電極１９と抵抗体膜３０とのオーミック性が不安定となる。
これに対して、本実施形態に係る半導体装置１では、図２に示されるように、第２層間絶縁膜５の上面５ａにビア電極１９およびその周辺を被覆するキャップ層４４が配置されており、このキャップ層４４の上面４４ａに沿って抵抗体膜３０が配置されている。このキャップ層４４により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９に抵抗体膜３０が沿って形成されるのを回避できる。
これにより、抵抗体膜３０の成膜性を向上させることができると共に、抵抗体膜３０を第２層間絶縁膜５の上面５ａおよびキャップ層４４を被覆するように一様な厚さで形成できる。これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を良好に向上させることができる。
特に、本実施形態では、第２層間絶縁膜５の上面５ａとキャップ層４４の傾斜部４６とが当該キャップ層４４の外側で成す角度θｃ１が、第２層間絶縁膜５の上面５ａとビア電極１９の突出部２８の側壁２８ａとが当該ビア電極１９の外側で成す角度θｖ１よりも大きい（角度θｖ１＜角度θｃ１）。また、キャップ層４４の平坦部４５と傾斜部４６とが当該キャップ層４４の内側で成す角度θｃ２が、ビア電極１９の上面１９ａと突出部２８の側壁２８ａとが当該ビア電極１９の内側で成す角度θｖ２よりも大きい（角度θｖ２＜角度θｃ２）。また、本実施形態では、キャップ層４４が、第１導電体層４７および第２導電体層４８を含む積層構造を有していながらも、第１導電体層４７の側面および第２導電体層４８の側面が、段差なく連なっている。これらの構成は、抵抗体膜３０を一様な厚さで形成する上で有効である。
次に、図８Ａ〜図８Ｏを参照して、半導体装置１の製造方法の一例について説明する。図８Ａ〜図８Ｏは、図１に示される半導体装置１の製造方法の一工程を示す縦断面図である。
半導体装置１を製造するに当たり、まず、図８Ａに示されるように、その表面に半導体素子３が形成された半導体基板２が準備される。次に、たとえばＣＶＤ（Chemical Vapor Deposition:化学気相成長）法により、絶縁材料（たとえば酸化シリコン）が半導体基板２上に堆積されて第１層間絶縁膜４が形成される。
半導体装置１を製造するに当たり、まず、図８Ａに示されるように、その表面に半導体素子３が形成された半導体基板２が準備される。次に、たとえばＣＶＤ（Chemical Vapor Deposition:化学気相成長）法により、絶縁材料（たとえば酸化シリコン）が半導体基板２上に堆積されて第１層間絶縁膜４が形成される。
次に、第１層間絶縁膜４上に、たとえばスパッタ法により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４が順に成膜される。下側バリアメタル層１２は、スパッタ法により、第１層間絶縁膜４側からＴｉ層１５およびＴｉＮ層１６（図２参照）をこの順に成膜することにより形成される。Ａｌ配線層１３は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層１２上に成膜することにより形成される。上側バリアメタル層１４は、スパッタ法により、Ａｌ配線層１３側からＴｉ層１７およびＴｉＮ層１８（図２参照）をこの順に成膜することにより形成される。
次に、図８Ｂに示されるように、第１実配線１０および第２実配線１１を形成すべき領域を被覆するレジストマスク６０が上側バリアメタル層１４上に配置される。そして、当該レジストマスク６０を介するドライエッチング（たとえばＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法）により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４の不要な部分が除去される。これにより、図８Ｃに示されるように、第１実配線１０および第２実配線１１が第１層間絶縁膜４上に形成される。
次に、図８Ｄに示されるように、たとえばＣＶＤ法により、第１実配線１０および第２実配線１１を被覆するように、絶縁材料（たとえば酸化シリコン）が第１層間絶縁膜４上に堆積されて第２層間絶縁膜５が形成される。
次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第１実配線１０および第２実配線１１を選択的に露出させるビアホール６１が第２層間絶縁膜５に形成される。
次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第１実配線１０および第２実配線１１を選択的に露出させるビアホール６１が第２層間絶縁膜５に形成される。
次に、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａ、ビアホール６１の内壁面、ビアホール６１から露出する第１実配線１０の露出面およびビアホール６１から露出する第２実配線１１の露出面に沿ってバリアメタル層２４が形成される。バリアメタル層２４は、スパッタ法により、第２層間絶縁膜５側からＴｉ層２５およびＴｉＮ層２６（図２参照）をこの順に成膜することにより形成される。
次に、たとえばスパッタ法またはＣＶＤ法によって、ビアホール６１を埋めて第２層間絶縁膜５を被覆するように導電体（たとえばタングステン）が第２層間絶縁膜５上に堆積されて、導電体膜６２が形成される。
次に、図８Ｅに示されるように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により、第２層間絶縁膜５上に形成された導電体膜６２およびバリアメタル層２４が、第２層間絶縁膜５の上面５ａが露出するまで研磨されて除去される。これにより、ビアホール６１に埋め込まれた導電体膜６２がビア本体２３となり、ビア本体２３およびバリアメタル層２４を含むビア電極１９（第１ビア電極２１および第２ビア電極２２）が形成される。
次に、図８Ｅに示されるように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により、第２層間絶縁膜５上に形成された導電体膜６２およびバリアメタル層２４が、第２層間絶縁膜５の上面５ａが露出するまで研磨されて除去される。これにより、ビアホール６１に埋め込まれた導電体膜６２がビア本体２３となり、ビア本体２３およびバリアメタル層２４を含むビア電極１９（第１ビア電極２１および第２ビア電極２２）が形成される。
次に、図８Ｆに示されるように、たとえば薬液を用いた洗浄により、第２層間絶縁膜５上に残存する研磨剤（砥粒）が除去される。この工程では、研磨剤（砥粒）と共に第２層間絶縁膜５の上面５ａの一部が薬液によって除去される。これにより、第２層間絶縁膜５に埋め込まれた埋め込み部２７と、当該第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有するビア電極１９が形成される。
次に、図８Ｇに示されるように、たとえばスパッタ法またはＣＶＤ法により、ビア電極１９を被覆するようにキャップ層４４となる導電材料が第２層間絶縁膜５上に堆積されて、導電体層６６が形成される。
より具体的には、本実施形態では、たとえばスパッタ法またはＣＶＤ法により、第１導電材料（たとえばＴｉ）が第２層間絶縁膜５上に堆積されて、第１導電体層６７が形成される。第１導電体層６７は、第２層間絶縁膜５の上面５ａ、ビア電極１９の上面１９ａおよび突出部２８の側壁２８ａに対してコンフォーマルに形成される。次に、たとえばスパッタ法またはＣＶＤ法により、第２導電材料（たとえばＴｉＮ）が第１導電体層６７上に堆積されて、第２導電体層６８が形成される。第２導電体層６８は、第１導電体層６７の上面に対してコンフォーマルに形成される。これにより、第１導電体層６７および第２導電体層６８を含む導電体層６６が形成される。なお、この工程において、一つの導電材料が第２層間絶縁膜５上に堆積され、単層構造からなる導電体層６６が形成されてもよい。単層構造からなる導電体層６６によれば、後の工程において単層構造のキャップ層４４が形成される。
より具体的には、本実施形態では、たとえばスパッタ法またはＣＶＤ法により、第１導電材料（たとえばＴｉ）が第２層間絶縁膜５上に堆積されて、第１導電体層６７が形成される。第１導電体層６７は、第２層間絶縁膜５の上面５ａ、ビア電極１９の上面１９ａおよび突出部２８の側壁２８ａに対してコンフォーマルに形成される。次に、たとえばスパッタ法またはＣＶＤ法により、第２導電材料（たとえばＴｉＮ）が第１導電体層６７上に堆積されて、第２導電体層６８が形成される。第２導電体層６８は、第１導電体層６７の上面に対してコンフォーマルに形成される。これにより、第１導電体層６７および第２導電体層６８を含む導電体層６６が形成される。なお、この工程において、一つの導電材料が第２層間絶縁膜５上に堆積され、単層構造からなる導電体層６６が形成されてもよい。単層構造からなる導電体層６６によれば、後の工程において単層構造のキャップ層４４が形成される。
次に、図８Ｈに示されるように、たとえばキャップ層４４を形成すべき領域を被覆するレジストマスク６９が導電体層６６上に形成される。次に、たとえばレジストマスク６９を介するドライエッチング（ＲＩＥ法）により、第１導電体層６７および第２導電体層６８の不要な部分が除去される。これにより、図８Ｉに示されるように、ビア電極１９の上面１９ａ上に位置する平坦部４５と、平坦部４５からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６とを含む上面４４ａを有するキャップ層４４が形成される。
次に、図８Ｊに示されるように、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａを被覆するように、抵抗体膜３０の材料（本実施形態ではＣｒＳｉ）が第２層間絶縁膜５上に堆積される。これにより、ＣｒＳｉ膜からなる抵抗体膜３０が形成される。
次に、図８Ｋに示されるように、たとえばスパッタ法またはＣＶＤ法により、抵抗体膜３０の全域を被覆するように絶縁材料（たとえば酸化シリコンまたは窒化シリコン）が抵抗体膜３０上に堆積される。これにより、抵抗体膜３０を保護するための保護膜３６が形成される。次に、図８Ｌに示されるように、抵抗体膜３０を形成すべき領域を選択的に被覆するレジストマスク６４が保護膜３６上に形成される。次に、当該レジストマスク６４を介するドライエッチング（たとえばＲＩＥ法）により、保護膜３６および抵抗体膜３０の不要な部分が除去される。
次に、図８Ｋに示されるように、たとえばスパッタ法またはＣＶＤ法により、抵抗体膜３０の全域を被覆するように絶縁材料（たとえば酸化シリコンまたは窒化シリコン）が抵抗体膜３０上に堆積される。これにより、抵抗体膜３０を保護するための保護膜３６が形成される。次に、図８Ｌに示されるように、抵抗体膜３０を形成すべき領域を選択的に被覆するレジストマスク６４が保護膜３６上に形成される。次に、当該レジストマスク６４を介するドライエッチング（たとえばＲＩＥ法）により、保護膜３６および抵抗体膜３０の不要な部分が除去される。
これにより、図８Ｍに示されるように、ビア電極１９（第１ビア電極２１および第２ビア電極２２）に電気的に接続される所定パターン（図４も併せて参照）の抵抗体膜３０と、当該抵抗体膜３０を被覆する保護膜３６とが同時に形成される。
次に、図８Ｎに示されるように、たとえばＣＶＤ法により、抵抗体膜３０および保護膜３６を被覆するように、絶縁材料（たとえば酸化シリコン）が第２層間絶縁膜５上に堆積されて第３層間絶縁膜６が形成される。次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第３層間絶縁膜６の表面から第２実配線１１に至るビアホール６５が形成される。
次に、図８Ｎに示されるように、たとえばＣＶＤ法により、抵抗体膜３０および保護膜３６を被覆するように、絶縁材料（たとえば酸化シリコン）が第２層間絶縁膜５上に堆積されて第３層間絶縁膜６が形成される。次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第３層間絶縁膜６の表面から第２実配線１１に至るビアホール６５が形成される。
次に、たとえばスパッタ法により、第３層間絶縁膜６の上面、ビアホール６５の内壁面、ビアホール６５から露出する第２実配線１１の露出面に沿ってバリアメタル層４３が形成される。バリアメタル層４３は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。
次に、たとえばＣＶＤ法によって、ビアホール６５を埋めて第３層間絶縁膜６を被覆するように導電体（たとえばタングステン）が第３層間絶縁膜６上に堆積されて、導電体膜（図示せず）が形成される。次に、図８Ｅと同様に、たとえば研磨剤（砥粒）を用いたＣＭＰ法により、第３層間絶縁膜６上に形成された導電体膜およびバリアメタル層４３が、第３層間絶縁膜６の上面が露出するまで研磨されて除去される。
次に、たとえばＣＶＤ法によって、ビアホール６５を埋めて第３層間絶縁膜６を被覆するように導電体（たとえばタングステン）が第３層間絶縁膜６上に堆積されて、導電体膜（図示せず）が形成される。次に、図８Ｅと同様に、たとえば研磨剤（砥粒）を用いたＣＭＰ法により、第３層間絶縁膜６上に形成された導電体膜およびバリアメタル層４３が、第３層間絶縁膜６の上面が露出するまで研磨されて除去される。
これにより、ビアホール６５に埋め込まれた導電体膜がビア本体４２となり、ビア本体４２およびバリアメタル層４３を含む第３ビア電極４１が形成される。この工程の後、図９Ｆと同様に、たとえば薬液を用いた洗浄により、第３層間絶縁膜６上に残存する研磨剤（砥粒）が除去されてもよい。
次に、図８Ｏに示されるように、第３層間絶縁膜６上に、たとえばスパッタ法により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０が順に成膜される。下側バリアメタル層３８は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。Ａｌ配線層３９は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層３８上に成膜することにより形成される。上側バリアメタル層４０は、スパッタ法により、Ａｌ配線層３９側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。
次に、図８Ｏに示されるように、第３層間絶縁膜６上に、たとえばスパッタ法により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０が順に成膜される。下側バリアメタル層３８は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。Ａｌ配線層３９は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層３８上に成膜することにより形成される。上側バリアメタル層４０は、スパッタ法により、Ａｌ配線層３９側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。
次に、第３実配線３７を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）が上側バリアメタル層４０上に配置される。そして、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０の不要な部分が除去される。これにより、第３層間絶縁膜６上に第３実配線３７が形成される。
次に、たとえばＣＶＤ法により、第３実配線３７を被覆するように、絶縁材料（たとえば窒化シリコン）が第３層間絶縁膜６上に堆積されてパッシベーション膜５０が形成される。次に、パッド開口５２およびトリミング開口５３を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）がパッシベーション膜５０上に形成される。次に、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、パッド開口５２およびトリミング開口５３が同時に形成される。
その後、トリミング開口５３を介したレーザ照射等によって、抵抗体膜３０にトリミング溝３５（図４および図５も併せて参照）が選択的に刻設されて、抵抗体膜３０の抵抗値が所望の値に合わせ込まれる。以上の工程を経て、半導体装置１が製造される。
以上のように、本実施形態の半導体装置１の製造方法によれば、キャップ層形成工程（図８Ｇ〜図８Ｉ参照）において、ビア電極１９とその周囲とを被覆するように導電性のキャップ層４４が形成される。これにより、抵抗体膜形成工程（図８Ｊ参照）において、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９を避けつつ、キャップ層４４の上面４４ａを被覆するように、抵抗体膜３０を良好な成膜性で形成できる。
以上のように、本実施形態の半導体装置１の製造方法によれば、キャップ層形成工程（図８Ｇ〜図８Ｉ参照）において、ビア電極１９とその周囲とを被覆するように導電性のキャップ層４４が形成される。これにより、抵抗体膜形成工程（図８Ｊ参照）において、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９を避けつつ、キャップ層４４の上面４４ａを被覆するように、抵抗体膜３０を良好な成膜性で形成できる。
つまり、抵抗体膜３０を一様な厚さで、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａを被覆するように形成できる。これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる半導体装置１を製造できる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、抵抗体膜３０が、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続され、第２層間絶縁膜５に形成された第２ビア電極２２を介して第２実配線１１に電気的に接続された例について説明した。しかし、この構成に代えて、図９に示される構成が採用されてもよい。図９は、変形例に係る半導体装置７１の模式的な縦断面図である。図９において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
たとえば、前述の実施形態では、抵抗体膜３０が、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続され、第２層間絶縁膜５に形成された第２ビア電極２２を介して第２実配線１１に電気的に接続された例について説明した。しかし、この構成に代えて、図９に示される構成が採用されてもよい。図９は、変形例に係る半導体装置７１の模式的な縦断面図である。図９において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
図９に示されるように、本変形例では、第３実配線３７は、第３層間絶縁膜６の厚さ方向に抵抗体膜３０と対向する部分において、第３層間絶縁膜６の表面から保護膜３６を貫通して抵抗体膜３０に至る第２ビア電極７２を介して抵抗体膜３０に電気的に接続されている。第２ビア電極７２は、第３層間絶縁膜６に形成されている点を除いて、前述の第２ビア電極２２と略同様の構成とされている。つまり、本変形例では、抵抗体膜３０は、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続されていると共に、第３層間絶縁膜６に形成された第２ビア電極７２を介して第３実配線３７に電気的に接続されている。
このような第２ビア電極７２は、前述の図８Ｎの工程において、第３ビア電極４１の形成工程の前後、またはそれと同時に第２ビア電極７２を形成する工程を追加すればよい。第２ビア電極７２は、第３ビア電極４１の形成工程と略同様の工程を経て形成できる。このように、抵抗体膜３０は、必ずしも二つのビア電極１９を被覆するように形成されている必要はなく、一つのビア電極１９を被覆するように形成された構成とされてもよい。
半導体装置１，７１は、たとえば、自動車（電気自動車を含む）や、産業用ロボット等の高精度アナログＩＣの一部として組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，７１…半導体装置、２…半導体基板、５…第２層間絶縁膜（絶縁膜）、５ａ…第２層間絶縁膜の上面、１９…ビア電極、１９ａ…ビア電極の上面、２１…第１ビア電極、２２…第２ビア電極、２８…ビア電極の突出部、２８ａ…突出部の側壁、３０ａ…抵抗体膜の第１部分、３０ｂ…抵抗体膜の第２部分、３３…抵抗体膜の接続領域、３４…抵抗体膜のトリミング領域、４４…キャップ層、４４ａ…キャップ層の上面、４５…平坦部、４６…傾斜部、θｃ１，θｃ２，θｖ１，θｖ２…角度
Claims (15)
- 半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極に電気的に接続され、かつ前記ビア電極とその周囲とを被覆するように前記絶縁膜の上面に配置され、周縁に向かって下り傾斜した傾斜部を含む上面を有する導電性のキャップ層と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿って配置された抵抗体膜とを含む、半導体装置。 - 前記抵抗体膜は、ＣｒＳｉ膜を含む、請求項１に記載の半導体装置。
- 前記絶縁膜の上面と前記キャップ層の前記傾斜部とが当該キャップ層の外側で成す角度は、前記絶縁膜の上面と前記ビア電極の前記突出部の側壁とが当該ビア電極の外側で成す角度よりも大きい、請求項１または２に記載の半導体装置。
- 前記キャップ層の上面は、前記ビア電極の上面上に位置する平坦部と、前記平坦部から周縁に向かって下り傾斜した前記傾斜部とを含み、
前記キャップ層の前記平坦部と前記傾斜部とが当該キャップ層の内側で成す角度は、前記ビア電極の上面と前記突出部の側壁とが当該ビア電極の内側で成す角度よりも大きい、請求項１〜３のいずれか一項に記載の半導体装置。 - 前記キャップ層は、複数の導電体層が積層された積層構造を有している、請求項１〜４のいずれか一項に記載の半導体装置。
- 前記キャップ層は、前記ビア電極側からこの順に積層されたＴｉ層およびＴｉＮ層を含む、請求項５に記載の半導体装置。
- 前記キャップ層は、１つの導電体層からなる単層構造を有している、請求項１〜４のいずれか一項に記載の半導体装置。
- 前記抵抗体膜における前記キャップ層の上面に配置された部分は、一様な厚さで形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
- 前記抵抗体膜は、前記キャップ層の上面に配置された第１部分と、前記絶縁膜の上面に配置された第２部分とを含み、
前記抵抗体膜の全面積に占める前記第１部分の面積の割合は、前記抵抗体膜の全面積に占める前記第２部分の面積の割合よりも小さい、請求項１〜８のいずれか一項に記載の半導体装置。 - 前記ビア電極は、間隔を空けて前記絶縁膜に埋め込まれた第１ビア電極および第２ビア電極を含み、
前記抵抗体膜は、前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極および前記第２ビア電極に跨っている、請求項１〜９のいずれか一項に記載の半導体装置。 - 前記抵抗体膜は、
前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極と前記第２ビア電極との間の領域に配置された接続領域と、
前記接続領域から側方に張り出すように前記接続領域と一体的に設けられ、その一部が選択的に除去可能とされたトリミング領域とを含む、請求項１０に記載の半導体装置。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、
前記ビア電極の突出部を被覆するように前記絶縁膜上に導電材料を堆積した後、当該導電材料を選択的に除去することにより、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有するキャップ層を形成するキャップ層形成工程と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む、半導体装置の製造方法。 - 前記抵抗体膜形成工程は、ＣｒＳｉ膜を含む前記抵抗体膜を形成する工程を含む、請求項１２に記載の半導体装置の製造方法。
- 前記ビア電極形成工程は、
前記絶縁膜に導電体を選択的に埋め込む工程と、
研磨剤を用いた研磨により、前記絶縁膜の上面を平坦化する工程と、
薬液により、前記研磨剤と共に前記絶縁膜の上面の一部を除去すると同時に、前記ビア電極において前記絶縁膜の上面よりも上方に突出した前記突出部を形成する工程とを含む、請求項１２または１３に記載の半導体装置の製造方法。 - 前記キャップ層形成工程は、複数の導電材料を前記絶縁膜上に堆積した後、当該複数の導電材料を選択的に除去することにより、複数の導電体層が積層された積層構造を有する前記キャップ層を形成する工程を含む、請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。
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| CN112563241B (zh) * | 2019-09-10 | 2023-08-29 | 铠侠股份有限公司 | 半导体装置 |
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