JP2017208419A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態に係る半導体装置1の模式的な縦断面図である。図2は、図1に示される破線IIにより囲まれた領域の拡大断面図である。
半導体装置1は、半導体基板2と、半導体基板2上に積層された複数の層間絶縁膜4,5,6とを含む。半導体基板2は、たとえば、その表面に能動素子や受動素子等を含む半導体素子3が作り込まれたシリコン基板からなる。複数の層間絶縁膜4,5,6には、半導体基板2の表面側から順に、第1層間絶縁膜4、本発明の絶縁膜の一例としての第2層間絶縁膜5、および、第3層間絶縁膜6が含まれる。第1層間絶縁膜4、第2層間絶縁膜5および第3層間絶縁膜6は、たとえば酸化シリコン(SiO2)または窒化シリコン(SiN)の単層構造からなる。
図4に示されるように、本実施形態では、ビア電極19(第1ビア電極21および第2ビア電極22)は、一辺の幅Wが、たとえば0.1μm以上0.5μm以下(本実施形態では0.22μm程度)とされた平面視四角形状に形成されている。キャップ層44は、平面視四角形状に形成されており、ビア電極19全域を被覆している。平面視におけるビア電極19の周縁とキャップ層44の周縁との間の寸法Sは、たとえば0.05μm以上0.5μm以下(本実施形態では0.12μm程度)である。なお、平面視円形状のビア電極19が採用されてもよいし、平面視円形状のキャップ層44が形成されてもよい。
図5に示されるように、抵抗体膜30は、第1ビア電極21および第2ビア電極22に電気的に接続されるように、第1ビア電極21および第2ビア電極22に跨って配置されている。抵抗体膜30は、平面視長方形状に形成されており、抵抗体膜30における第1ビア電極21と第2ビア電極22との間の領域がレーザ照射等によって部分的に除去される構成とされている。図5に示される抵抗体膜30は、図4に示される抵抗体膜30と異なり、第1ビア電極21と第2ビア電極22とを結ぶ直線を横切るようにトリミング溝35が刻設される構成とされている。
半導体装置1を製造するに当たり、まず、図8Aに示されるように、その表面に半導体素子3が形成された半導体基板2が準備される。次に、たとえばCVD(Chemical Vapor Deposition:化学気相成長)法により、絶縁材料(たとえば酸化シリコン)が半導体基板2上に堆積されて第1層間絶縁膜4が形成される。
次に、たとえばレジストマスク(図示せず)を介するドライエッチング(RIE法)により、第1実配線10および第2実配線11を選択的に露出させるビアホール61が第2層間絶縁膜5に形成される。
次に、図8Eに示されるように、たとえば研磨剤(砥粒)を用いたCMP(Chemical Mechanical Polishing:化学機械研磨)法により、第2層間絶縁膜5上に形成された導電体膜62およびバリアメタル層24が、第2層間絶縁膜5の上面5aが露出するまで研磨されて除去される。これにより、ビアホール61に埋め込まれた導電体膜62がビア本体23となり、ビア本体23およびバリアメタル層24を含むビア電極19(第1ビア電極21および第2ビア電極22)が形成される。
より具体的には、本実施形態では、たとえばスパッタ法またはCVD法により、第1導電材料(たとえばTi)が第2層間絶縁膜5上に堆積されて、第1導電体層67が形成される。第1導電体層67は、第2層間絶縁膜5の上面5a、ビア電極19の上面19aおよび突出部28の側壁28aに対してコンフォーマルに形成される。次に、たとえばスパッタ法またはCVD法により、第2導電材料(たとえばTiN)が第1導電体層67上に堆積されて、第2導電体層68が形成される。第2導電体層68は、第1導電体層67の上面に対してコンフォーマルに形成される。これにより、第1導電体層67および第2導電体層68を含む導電体層66が形成される。なお、この工程において、一つの導電材料が第2層間絶縁膜5上に堆積され、単層構造からなる導電体層66が形成されてもよい。単層構造からなる導電体層66によれば、後の工程において単層構造のキャップ層44が形成される。
次に、図8Kに示されるように、たとえばスパッタ法またはCVD法により、抵抗体膜30の全域を被覆するように絶縁材料(たとえば酸化シリコンまたは窒化シリコン)が抵抗体膜30上に堆積される。これにより、抵抗体膜30を保護するための保護膜36が形成される。次に、図8Lに示されるように、抵抗体膜30を形成すべき領域を選択的に被覆するレジストマスク64が保護膜36上に形成される。次に、当該レジストマスク64を介するドライエッチング(たとえばRIE法)により、保護膜36および抵抗体膜30の不要な部分が除去される。
次に、図8Nに示されるように、たとえばCVD法により、抵抗体膜30および保護膜36を被覆するように、絶縁材料(たとえば酸化シリコン)が第2層間絶縁膜5上に堆積されて第3層間絶縁膜6が形成される。次に、たとえばレジストマスク(図示せず)を介するドライエッチング(RIE法)により、第3層間絶縁膜6の表面から第2実配線11に至るビアホール65が形成される。
次に、たとえばCVD法によって、ビアホール65を埋めて第3層間絶縁膜6を被覆するように導電体(たとえばタングステン)が第3層間絶縁膜6上に堆積されて、導電体膜(図示せず)が形成される。次に、図8Eと同様に、たとえば研磨剤(砥粒)を用いたCMP法により、第3層間絶縁膜6上に形成された導電体膜およびバリアメタル層43が、第3層間絶縁膜6の上面が露出するまで研磨されて除去される。
次に、図8Oに示されるように、第3層間絶縁膜6上に、たとえばスパッタ法により、下側バリアメタル層38、Al配線層39および上側バリアメタル層40が順に成膜される。下側バリアメタル層38は、スパッタ法により、第3層間絶縁膜6側からTi層およびTiN層をこの順に成膜することにより形成される。Al配線層39は、スパッタ法により、AlCu合金を下側バリアメタル層38上に成膜することにより形成される。上側バリアメタル層40は、スパッタ法により、Al配線層39側からTi層およびTiN層をこの順に成膜することにより形成される。
以上のように、本実施形態の半導体装置1の製造方法によれば、キャップ層形成工程(図8G〜図8I参照)において、ビア電極19とその周囲とを被覆するように導電性のキャップ層44が形成される。これにより、抵抗体膜形成工程(図8J参照)において、ビア電極19の上面19aと第2層間絶縁膜5の上面5aとの間に形成された段差部29を避けつつ、キャップ層44の上面44aを被覆するように、抵抗体膜30を良好な成膜性で形成できる。
たとえば、前述の実施形態では、抵抗体膜30が、第2層間絶縁膜5に形成された第1ビア電極21を介して第1実配線10に電気的に接続され、第2層間絶縁膜5に形成された第2ビア電極22を介して第2実配線11に電気的に接続された例について説明した。しかし、この構成に代えて、図9に示される構成が採用されてもよい。図9は、変形例に係る半導体装置71の模式的な縦断面図である。図9において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
Claims (15)
- 半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極に電気的に接続され、かつ前記ビア電極とその周囲とを被覆するように前記絶縁膜の上面に配置され、周縁に向かって下り傾斜した傾斜部を含む上面を有する導電性のキャップ層と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿って配置された抵抗体膜とを含む、半導体装置。 - 前記抵抗体膜は、CrSi膜を含む、請求項1に記載の半導体装置。
- 前記絶縁膜の上面と前記キャップ層の前記傾斜部とが当該キャップ層の外側で成す角度は、前記絶縁膜の上面と前記ビア電極の前記突出部の側壁とが当該ビア電極の外側で成す角度よりも大きい、請求項1または2に記載の半導体装置。
- 前記キャップ層の上面は、前記ビア電極の上面上に位置する平坦部と、前記平坦部から周縁に向かって下り傾斜した前記傾斜部とを含み、
前記キャップ層の前記平坦部と前記傾斜部とが当該キャップ層の内側で成す角度は、前記ビア電極の上面と前記突出部の側壁とが当該ビア電極の内側で成す角度よりも大きい、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記キャップ層は、複数の導電体層が積層された積層構造を有している、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記キャップ層は、前記ビア電極側からこの順に積層されたTi層およびTiN層を含む、請求項5に記載の半導体装置。
- 前記キャップ層は、1つの導電体層からなる単層構造を有している、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記抵抗体膜における前記キャップ層の上面に配置された部分は、一様な厚さで形成されている、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記抵抗体膜は、前記キャップ層の上面に配置された第1部分と、前記絶縁膜の上面に配置された第2部分とを含み、
前記抵抗体膜の全面積に占める前記第1部分の面積の割合は、前記抵抗体膜の全面積に占める前記第2部分の面積の割合よりも小さい、請求項1〜8のいずれか一項に記載の半導体装置。 - 前記ビア電極は、間隔を空けて前記絶縁膜に埋め込まれた第1ビア電極および第2ビア電極を含み、
前記抵抗体膜は、前記第1ビア電極および前記第2ビア電極に電気的に接続されるように、前記第1ビア電極および前記第2ビア電極に跨っている、請求項1〜9のいずれか一項に記載の半導体装置。 - 前記抵抗体膜は、
前記第1ビア電極および前記第2ビア電極に電気的に接続されるように、前記第1ビア電極と前記第2ビア電極との間の領域に配置された接続領域と、
前記接続領域から側方に張り出すように前記接続領域と一体的に設けられ、その一部が選択的に除去可能とされたトリミング領域とを含む、請求項10に記載の半導体装置。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、
前記ビア電極の突出部を被覆するように前記絶縁膜上に導電材料を堆積した後、当該導電材料を選択的に除去することにより、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有するキャップ層を形成するキャップ層形成工程と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む、半導体装置の製造方法。 - 前記抵抗体膜形成工程は、CrSi膜を含む前記抵抗体膜を形成する工程を含む、請求項12に記載の半導体装置の製造方法。
- 前記ビア電極形成工程は、
前記絶縁膜に導電体を選択的に埋め込む工程と、
研磨剤を用いた研磨により、前記絶縁膜の上面を平坦化する工程と、
薬液により、前記研磨剤と共に前記絶縁膜の上面の一部を除去すると同時に、前記ビア電極において前記絶縁膜の上面よりも上方に突出した前記突出部を形成する工程とを含む、請求項12または13に記載の半導体装置の製造方法。 - 前記キャップ層形成工程は、複数の導電材料を前記絶縁膜上に堆積した後、当該複数の導電材料を選択的に除去することにより、複数の導電体層が積層された積層構造を有する前記キャップ層を形成する工程を含む、請求項12〜14のいずれか一項に記載の半導体装置の製造方法。
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