KR20060098448A - 반도체소자의 퓨즈박스 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈박스 형성방법에 관한 것으로, 반도체소자의 리페어 공정시 실시되는 퓨즈의 블로잉 공정을 용이하게 실시할 수 있도록 하기 위하여, 퓨즈박스 영역의 퓨즈 상측에 구비되는 절연막을 평탄화시킴으로써 상기 블로잉 공정을 용이하게 실시할 수 있도록 하는 기술이다.

Description

반도체소자의 퓨즈박스 형성방법{Method for forming fuse box of semiconductor devices}

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스를 도시한 단면도.

도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도.

도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 평면도.

본 발명은 반도체소자의 퓨즈박스 형성방법에 관한 것으로, 특히 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정시 퓨즈 상측의 절연막 평탄화를 용이하게 실시할 수 있도록 하는 방법에 관한 것이다.

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페어 ( Repair ), 기존 및 포스트 리페어 테스트 ( post repair test ) 등으로 진행한다.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않는 방법을 이용하면서 로우 어드레스 ( row address ( X-Address ))를 코딩된 퓨즈 형태로 대체되도록 하는 방법을 이용하고 있다.

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스를 도시한 단면도이다.

도 1을 참조하면, 하부구조물이 형성된 반도체기판(11) 상의 소정 영역에 다수의 퓨즈(13)를 패터닝한다.

이때, 상기 퓨즈(13)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막(15)을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선(17)을 형성한다.

그리고, 전체표면상부에 제2층간절연막(19)을 형성한다. 이때, 상기 제2층간절연막(19)은 상기 제1금속배선(17) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음 상기 제1금속배선(17)에 제2금속배선(23)을 콘택시키기 위한 비아 콘택 플러그(21)를 형성한다.

이때, 상기 비아콘택플러그(21)는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(19)을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그(21)에 접속되는 제2금속배선(23)을 형성함으로써 상기 퓨즈(13)의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 제3층간절연막(25)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(13)들이 구비되는 영역 상측의 제3,2,1층간절연막(25,19,15)을 식각하여 퓨즈박스(27)를 형성한다.

이때, 상기 제3,2,1층간절연막(25,19,15)의 식각공정은 상기 퓨즈(13) 상측에 소정두께의 제1층간절연막(15)이 남도록 실시한다.

그러나, 상기 가아드링 주변, 즉 퓨즈박스 에지부의 절연막 부분은 중앙부보다 적게 식각되는 현상이 유발된다.

그 다음, 반도체소자의 리페어 공정시 상기 퓨즈박스에서 퓨즈(13)의 절단영역을 레이저를 이용하여 절단한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈박스 형성방법은, 퓨즈박스를 형성하기 위한 식각공정시 식각되는 저부면, 즉 상기 퓨즈 상부에 구비되는 제1절연막의 표면이 평탄화되지 못하여 후속 공정공정인 퓨즈 블로잉 공정을 용이하게 실시하지 못하게 되는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 퓨즈 박스 저부에 구비되는 절연막을 평탄화시켜 후속 공정인 퓨즈 블로잉 공정을 용이하게 실시할 수 있도록 하는 반도체소자의 퓨즈박스 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은,

반도체기판 상에 퓨즈를 형성하고 그 상부에 제1층간절연막을 형성하는 공정과,

상기 제1층간절연막 상에 제1금속배선을 패터닝하는 동시에 퓨즈박스 영역에 중첩되는 식각정지층을 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막을 통하여 상기 제1금속배선에 콘택되는 제2금속배선을 형성함으로써 가아드링을 형성하는 공정과,

전체표면상부에 보호막인 제3층간절연막을 형성하는 공정과,

상기 제3,2층간절연막을 식각하여 퓨즈박스 영역의 식각정지층을 노출시키는 공정과,

상기 노출된 식각정지층을 식각하여 상기 제1층간절연막을 노출시키는 퓨즈박스를 형성하는 공정을 포함하는 것과,

상기 제1층간절연막은 BPSG 나 PSG 로 형성하는 것과,

상기 식각정지층은 제1금속배선과 같은 물질로 형성하는 것과,

상기 제2층간절연막은 HDP ( high density plasma ) 산화막의 단층, HDP 산화막과 실리콘 리치 산화막의 적층구조로 형성하는 것과,

상기 제2층간절연막은 SiON, SOG ( spin on glass ) 및 실리콘 리치 산화막의 적층구조로 형성하는 것과,

상기 제3층간절연막은 PECVD ( plasma enhanced chemical mechanical polishing ) 방법을 이용한 산화막과 질화막의 적층구조, HDP 산화막과 PECVD 질화막의 적층구조 또는 저유전층 ( low-k layer ) 으로 형성하는 것과,

상기 제3,2층간절연막의 식각공정은 CF4 및 O2 가스를 이용한 실시하는 것과,

상기 식각정지층의 식각공정 후 제1층간절연막을 소정두께 식각하는 공정을 더 포함하는 것과,

상기 제1층간절연막의 식각공정은 상기 퓨즈(33)의 상측으로 1000 ∼ 3000 Å 두께만큼만 남도록 실시하는 것을 제1특징으로 한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은,

플레이트전극이 구비되는 반도체기판 상에 제1층간절연막을 형성하는 공정과,

상기 제1층간절연막 상에 제1금속층으로 퓨즈를 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막 상에 제2금속층을 형성하고 그 상부에 보호막인 제3층간 절연막을 형성하는 공정과,

상기 제3층간절연막, 제2금속층 및 소정두께의 제2층간절연막을 식각하여 퓨즈박스를 형성하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 하부구조물이 형성된 반도체기판(31) 상의 소정 영역에 다수의 퓨즈(33)를 패터닝한다.

이때, 상기 퓨즈(31)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 평탄화된 제1층간절연막(35)을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선(37)을 형성하되, 동시에 상기 제1금속배선(37)과 소정거리 이격되며 퓨즈박스 영역과 중첩되는 식각정지층(39)을 제1금속배선(37) 물질로 형성한다. 이때, 상기 제1층간절연막(35)은 BPSG ( boro phospho silicate glass ) 나 PSG ( phospho silicate glass ) 로 형성하고, 상기 제1금속배선(37) 및 식각정지층(39)은 Al 이나 W 으로 형성한 것이다.

그리고, 전체표면상부에 제2층간절연막(41)을 형성한다. 이때, 상기 제2층간절연막(41)은 상기 제1금속배선(37) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다. 여기서, 상기 제2층간절연막(41)은 HDP ( high density plasma ) 산화막의 단층이나 HDP 산화막과 실리콘 리치 산화막의 적층구조로 형성한 후 CMP 하여 형성하거나, SiON, SOG 및 실리콘 리치 산화막의 적층구조로 CMP 공정없이 형성한 것이다.

그 다음 상기 제1금속배선(37)에 제2금속배선(45)을 콘택시키기 위한 비아 콘택 플러그(43)를 텅스텐으로 형성한다.

이때, 상기 비아콘택플러그(43)는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(41)을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그(43)에 접속되는 제2금속배선(45)을 형성함으로써 상기 퓨즈(33)의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 보호막인 제3층간절연막(47)을 PECVD 방법을 이용하여 산화막과 질화막의 적층구조로 형성하거나, HDP 산화막과 PECVD 질화막의 적층구조 또는 저유전층 ( low-k layer ) 으로 형성한다.

도 2b를 참조하면, 마스크를 이용한 식각공정으로 상기 퓨즈(31)들이 구비되는 영역 상측의 제3,2층간절연막(47,41)을 식각하여 퓨즈박스 영역의 상기 식각정지층(39)을 노출시킨다. 이때, 상기 식각공정은 식각정지층(39)과의 식각선택비 차이를 이용하여 실시한 것이다.

도 2c를 참조하면, 상기 노출된 식각정지층(39)을 제1층간절연막(35)과의 식각선택비 차이를 이용하여 식각하고 상기 제1층간절연막(35)을 소정두께 식각하여 상기 퓨즈(33)의 상측으로 1000 ∼ 3000 Å 두께만큼만 남겨 퓨즈박스(27)를 형성 한다.

도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도로서, 상기 제1실시예와 같은 물질 및 방법을 사용하여 실시하며 플레이트전극이 아닌 제1금속배선 물질층을 이용하여 퓨즈를 형성한 것이다.

도 3a를 참조하면, 하부구조물이 형성된 반도체기판(51) 상에 플레이트전극(미도시)을 형성하되, 퓨즈박스 영역에 퓨즈를 패터닝하지 않는다.

그 다음, 전체표면상부에 제1층간절연막(53)을 형성하고 그 상부에 퓨즈(55)를 패터닝한다.

이때, 상기 퓨즈(55)는 제1금속층을 형성하고 이를 패터닝하여 다수의 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제2층간절연막(57)을 형성한다.

그리고, 상기 제2층간절연막(57) 상부에 제2금속층(59) 및 보호막인 제3층간절연막(61)을 적층한다.

도 3b를 참조하면, 마스크를 이용한 사진식각공정으로 상기 제3층간절연막(61), 제2금속층(59) 및 소정두께의 제2층간절연막(37)을 식각하여 퓨즈박스(63)를 형성한다.

이때, 상기 제2층간절연막(37)의 식각공정은 상기 퓨즈(55)의 상측으로 소정두께만큼 남도록 실시한 것으로, 도 1 에 도시된 종래기술보다 얇은 두께를 식각함으로써 종래기술보다 우수한 평탄성을 갖게 된다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은, 퓨즈 상측의 절연막을 평탄화시켜 후속 공정인 퓨즈 블로잉 공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 리페어 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

1. 반도체기판 상에 퓨즈를 형성하고 그 상부에 제1층간절연막을 형성하는 공정과,

   상기 제1층간절연막 상에 제1금속배선을 패터닝하는 동시에 퓨즈박스 영역에 중첩되는 식각정지층을 형성하는 공정과,

   전체표면상부에 제2층간절연막을 형성하는 공정과,

   상기 제2층간절연막을 통하여 상기 제1금속배선에 콘택되는 제2금속배선을 형성함으로써 가아드링을 형성하는 공정과,

   전체표면상부에 보호막인 제3층간절연막을 형성하는 공정과,

   상기 제3,2층간절연막을 식각하여 퓨즈박스 영역의 식각정지층을 노출시키는 공정과,

   상기 노출된 식각정지층을 식각하여 상기 제1층간절연막을 노출시키는 퓨즈박스를 형성하는 공정을 포함하는 것을 특징으로 반도체소자의 퓨즈박스 형성방법.
2. 제 1 항에 있어서,

   상기 제1층간절연막은 BPSG 나 PSG 로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
3. 제 1 항에 있어서,

   상기 식각정지층은 제1금속배선과 같은 물질로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
4. 제 1 항에 있어서,

   상기 제2층간절연막은 HDP ( high density plasma ) 산화막의 단층, HDP 산화막과 실리콘 리치 산화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
5. 제 1 항에 있어서,

   상기 제2층간절연막은 SiON, SOG 및 실리콘 리치 산화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
6. 제 1 항에 있어서,

   상기 제3층간절연막은 PECVD 방법을 이용한 산화막과 질화막의 적층구조, HDP 산화막과 PECVD 질화막의 적층구조 또는 저유전층 ( low-k layer ) 으로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
7. 제 1 항에 있어서,

   상기 제3,2층간절연막의 식각공정은 CF4 및 O2 가스를 이용한 실시하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
8. 제 1 항에 있어서,

   상기 식각정지층의 식각공정 후 제1층간절연막을 소정두께 식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
9. 제 1 항에 있어서,

   상기 제1층간절연막의 식각공정은 상기 퓨즈(33)의 상측으로 1000 ∼ 3000 Å 두께만큼만 남도록 실시하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
10. 플레이트전극이 구비되는 반도체기판 상에 제1층간절연막을 형성하는 공정과,

    상기 제1층간절연막 상에 제1금속층으로 퓨즈를 형성하는 공정과,

    전체표면상부에 제2층간절연막을 형성하는 공정과,

    상기 제2층간절연막 상에 제2금속층을 형성하고 그 상부에 보호막인 제3층간절연막을 형성하는 공정과,

    상기 제3층간절연막, 제2금속층 및 소정두께의 제2층간절연막을 식각하여 퓨즈박스를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.

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