KR20010063321A - 반도체 소자의 퓨즈부 구조 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈부 구조 및 그 형성방법에 관한 것이다. 본 발명의 퓨즈부 구조는 노출된 퓨즈 개구부의 측벽을 통한 습기의 침투를 막기 위한, 패시베이션막으로 이루어진 보호막을 구비한다. 이 보호막을 형성함에 있어서는, 먼저 퓨즈라인 상부에 식각정지막을 형성하고 반도체 소자의 필요한 컨택홀을 형성할 때 이 식각정지막을 이용하여 동시에 퓨즈 개구부를 형성한다. 이어서, 전면에 상층 배선을 형성하기 위한 도전물질층을 형성하고 퓨즈 개구부에 증착된 도전물질을 제거하고 노출된 식각정지막도 제거한다. 마지막으로 전면에 패시베이션막을 형성하고 퓨즈 개구부의 레이저가 조사될 부위의 퓨즈라인 상부의 패시베이션막을 제거함으로써 퓨즈부를 완성한다. 본 발명에 따르면, 공정의 추가없이 퓨즈 개구부 측벽에 패시베이션막으로 보호막을 형성할 수 있어 층간절연막들의 계면을 통한 습기의 침투를 효과적으로 막을 수 있다. 또한, 퓨즈 개구부를 필요한 컨택홀을 형성할 때 동시에 형성하므로 퓨즈 개구부 형성을 위한 별도의 사진식각 공정을 따로 둘 필요가 없어 생산성이 향상된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 퓨즈부 구조 및 그 형성방법에 관한 것이다.
일반적으로 반도체 소자는 다양한 패턴의 물질층들이 적층되어 구현되고, 패시베이션막(passivation film)이라 불리우는 보호막으로 덮이게 된다. 이 패시베이션막은 보통 단단한 막질 예컨대, 실리콘 질화막과 같은 막으로 형성되어 후속하는 조립 또는 패키지 공정 등에서 하부에 전해지는 기계적, 전기적, 화학적인 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 하게 된다.
한편, 반도체 메모리 소자를 포함하여 통상의 반도체 소자는 제조과정에서의 결함등으로 동작하지 않는 회로를 여분의 회로로 대치하는 리페어(repair) 공정이나, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정을 수행하게 된다. 이러한 리페어 공정이나 트리밍 공정은 소정의 배선 일부를 레이저의 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 여기서는 퓨즈부라 한다.
도 1은 종래의 반도체 소자 특히, 다층 금속 배선구조를 채택한 DRAM 소자를 예로 하여 그 메모리 셀 일부와 그 퓨즈부를 도시한 단면도이다.
도 1의 왼쪽은 셀 어레이 영역을 도시한 것으로서, 셀 어레이 영역은 트랜지스터(14, 16, 18)와 커패시터(30, 32, 34)로 이루어지는 메모리 셀, 다층 금속 배선(38, 42), 층간절연막들(20, 26, 36, 40) 및 패시베이션막(44)을 구비한다. 또한, 도 1의 오른쪽은 퓨즈부를 도시한 것으로서, 퓨즈부는 퓨즈라인 즉, 트랜지스터의 드레인 영역(16)과 비트라인 컨택(22)에 의해 연결되는 비트라인(24)과, 퓨즈라인(24) 상부에 있는 층간절연막(36, 40) 및 패시베이션막(44)을 소정의 폭으로 식각하여 개구한 퓨즈 개구부(50)로 이루어진다. 이 퓨즈 개구부(50)를 통하여 레이저가 조사되고 그 하부의 퓨즈라인(24)이 끊어진다.
여기서, 편의상 각각의 층간절연막들(20, 26, 36, 40)은 각각 하나의 막으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다. 또한, 트랜지스터의 소스 영역(18)과 커패시터의 하부전극(30)을 전기적으로 연결하는 하부전극 컨택(28)은, 비트라인(24)과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다. 아울러, 여기서 비트라인(24)이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 퓨즈라인은 비트라인에 한하지 않고, 예컨대, 워드라인(14)이 될 수도 있고, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 될 수도 있다. 이러한 사항들은 이하에 설명되는 본 발명의 실시예에도 그대로 적용된다.
도 1에 도시된 바와 같이 구성되는 일반적인 반도체 소자의 퓨즈부는 다음과 같은 문제점을 가지고 있다.
먼저, 퓨즈 개구부(50) 측벽에 노출되는 층간절연막들(26, 36, 40)은 보통 실리콘 산화막 계열의 절연막으로 형성되는데, 특히, 셀 어레이 영역에서의 큰 단차를 완화하기 위해 단차도포성이 우수한 BPSG(Boron phosphorous silicate glass), PSG(Phosphorous silicate glass), SOG(Spin on glass), TEOS(Tetra ethyl ortho silicate), USG(Undoped silicate glass)막 등을 사용하게 된다. 그러나, 이중 불순물이 많이 함유된 고농도 예컨대, B : 5 중량% 이상, P : 4 중량% 이상의 BPSG, PSG, SOG, TEOS 등의 막은 습기에 약하다. 한편, 퓨즈부까지 형성된 반도체 소자는 통상 고온, 고습, 고압에서 안정되게 동작하는지를 평가하기 위하여, 100∼150℃의 온도, 80∼100%의 습도, 1.5∼3기압의 압력에서 신뢰성 평가를 받게된다. 이때, 이렇게 습기에 약한 층간절연막들의 계면을 통해 습기가 침투하게 되면, 도 2에 도시된 바와 같이, 가까운 주변회로의 예컨대, 텅스텐 또는 알루미늄과 하부의 장벽금속층으로 이루어진 금속 배선(38, 42)과 하부 절연막의 계면이 박리되어 금속 컨택의 전기적 저항이 높아져 반도체 소자의 신뢰성에 치명적인 악영향을 미친다. 이렇게 습기가 층간절연막들 및 패시베이션막(26, 36, 40, 44)의 계면 또는 층간절연막들과 금속 배선(38, 42)의 계면을 통해 침투(52)하는 이유는 각 막의 내부보다는 막간 계면의 에너지 레벨이 낮기 때문인 것으로 보인다.
이를 해결하기 위하여, 미국 특허 5,879,966호에 기재된 발명은 도 3에 도시된 바와 같이, 퓨즈 개구부(50)의 측벽에 실리콘 질화막과 같은 물질로 보호막(46)을 형성한 구조의 퓨즈부를 제시하고 있다. 그러나, 이 보호막(46)은 패시베이션막(44) 상에 실리콘 질화막을 증착하는 공정과 퓨즈 개구부(50) 바닥의 층간절연막(26)을 노출시키는 사진식각 공정이 추가로 필요하다는 단점이 있다.
또한, 도 1 및 도 3에 도시된 퓨즈 개구부(50)는 최상층의 패시베이션막(44)까지 형성한 후에 순차로 패시베이션막(44) 및 층간절연막들(40, 36, 26)을 식각하여 퓨즈라인(24) 위에 소정 두께 만큼의 층간절연막(26)이 남도록 함으로써 형성되는데, 이때 식각해야 할 막들의 두께가 상당히 두껍고 그에 따라 소요되는 시간도 길어지며, 퓨즈라인(24) 위에 남겨 놓는 층간절연막(26)의 두께를 정확하게 조절하는 것이 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 퓨즈 개구부의 측벽을 통한 습기의침투를 방지할 수 있는 반도체 소자의 퓨즈부 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 별도 공정의 추가없이 퓨즈 개구부의 측벽에 보호막을 형성할 수 있는 반도체 소자의 퓨즈부 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 별도 공정의 추가없이 퓨즈 개구부의 식각에 소요되는 시간이 단축되고 퓨즈라인 상부에 남겨지는 층간절연막의 두께를 정확하게 조절할 수 있는 반도체 소자의 퓨즈부 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 퓨즈부 구조를 도시한 단면도이다.
도 2는 도 1에 도시된 퓨즈 개구부의 측벽에서 층간절연막의 계면을 따라 습기가 침투한 경우를 도시한 단면도이다.
도 3은 종래의 방법에 따라 퓨즈 개구부의 측벽에 보호막이 형성된 퓨즈부를 도시한 단면도이다.
도 4 내지 도 7은 본 발명의 일실시예에 따라 퓨즈부를 형성하는 과정 및 그 형성된 구조를 도시한 단면도들이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따라 퓨즈부를 형성하는 과정 및 그 형성된 구조를 도시한 단면도들이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 퓨즈부 구조는, 퓨즈라인, 퓨즈라인 상에 형성된 제1 및 제2 층간절연막 및 퓨즈 개구부의 측벽을 덮는 보호막의 기능을 하는 패시베이션막을 구비한다. 여기서, 상기 제1 층간절연막은 퓨즈 개구부에 의해 노출되고, 상기 제2 층간절연막에는 퓨즈라인이 절단되는 영역을 정의하는 퓨즈 개구부가 형성되며, 상기 패시베이션막은 반도체 소자의 최상부층 및 제2 층간절연막의 상부 및 퓨즈 개구부의 측벽에 걸쳐 일체로 형성된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일태양에 따른 퓨즈부 형성방법은 다음과 같이 이루어진다. 먼저, 퓨즈라인 및 퓨즈라인 상에 제1 층간절연막을 형성한다. 이어서, 완성될 반도체 소자의 소정의 도전층으로 제1 층간절연막 상에 퓨즈 개구부가 형성될 영역보다 약간 넓게 퓨즈 개구부 식각정지막을 형성하고, 식각정지막 상에 제2 층간절연막을 형성한다. 제2 층간절연막을 식각하여 반도체 소자에 필요한 컨택 홀을 형성한다. 이때, 퓨즈부에서는 상기 식각정지막을 노출하는 퓨즈 개구부를 동시에 형성한다. 이어서, 컨택 홀 및 퓨즈 개구부를 포함한 기판 전면에 도전물질을 증착하고 패터닝하여 상층 배선을 형성함과 동시에, 퓨즈 개구부에 증착된 도전물질을 제거한다. 이어서, 퓨즈 개구부의 노출된 식각정지막을 제거하여 제1 층간절연막을 노출하고, 상층 배선 및 퓨즈 개구부를 포함한 기판 전면에 패시베이션막을 형성한다. 마지막으로, 퓨즈 개구부의 바닥에 증착된 패시베이션막을 제거하여 제1 층간절연막을 노출함으로써 퓨즈부를 형성한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 퓨즈부 형성방법은 다음과 같이 이루어진다. 먼저, 퓨즈라인 및 퓨즈라인 상에 제1 층간절연막을 형성한다. 이어서, 완성될 반도체 소자의 소정의 도전층으로 제1 층간절연막 상에 퓨즈 개구부가 형성될 영역보다 약간 넓게 퓨즈 개구부 식각정지막을 형성하고, 식각정지막 상에 제2 층간절연막을 형성한다. 제2 층간절연막 상에 반도체 소자의 하층 배선을 형성한 후, 하층 배선 상에 제3 층간절연막을 형성한다. 이어서, 제3 층간절연막을 식각하여 하층 배선을 노출하는 컨택 홀을 형성한다. 이때, 퓨즈부에서는 제3 및 제2 층간절연막을 순차 식각하여 상기 식각정지막을 노출하는 퓨즈 개구부를 동시에 형성한다. 이어서, 컨택 홀 및 퓨즈 개구부를 포함한 기판 전면에 반도체 소자의 상층 배선을 이룰 도전물질을 증착하고 패터닝하여 상층 배선을 형성함과 동시에, 퓨즈 개구부에 증착된 도전물질을 제거한다. 이어서, 퓨즈 개구부의 노출된 식각정지막을 제거하여 제1 층간절연막을 노출하고, 상층 배선 및 퓨즈 개구부를 포함한 기판 전면에 패시베이션막을 형성한다. 마지막으로, 퓨즈 개구부의 바닥에 증착된 패시베이션막을 제거하여 제1 층간절연막을 노출함으로써 퓨즈부를 형성한다.
실시예에 따르면, 상기 퓨즈 개구부에 증착된 도전물질의 제거와 그 아래의 식각정지막의 제거는 식각선택비가 낮은 식각가스 또는 식각액을 사용하여 연속으로 수행할 수도 있다.
또한, 상기 식각정지막은 퓨즈 개구부 바닥의 패시베이션막을 제거한 후에 제거할 수도 있다.
또한, 퓨즈 개구부의 식각정지막을 제거할 때는 약간 과도식각하여 제1 층간절연막과 식각정지막의 계면이 퓨즈 개구부의 측벽에 노출되도록 하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다. 이하에서, 어느 막이 다른 막의 상부에 존재하는 것으로 설명될 때, 이는 다른 막 위에 바로 존재할 수도 있고, 그 사이에 제3의 막이 개재될 수도 있다.
도 4 내지 도 7은 본 발명의 일실시예에 따른 반도체 소자의 퓨즈부를 형성하는 과정 및 그 형성된 퓨즈부 구조를 도시한 단면도들이다.
먼저 도 4는 퓨즈라인 및 퓨즈 개구부 형성시 사용될 식각정지막까지 형성된 상태를 도시한 것이다.
도 4를 참조하면, 통상의 방법으로 기판 또는 층간절연막(120) 상에 퓨즈라인(124)을 형성한다. 퓨즈라인(124)은 필요에 따라 절단될 반도체 소자의 소정의 도전층이 된다.
이어서, 퓨즈라인(124) 전면에 층간절연막(126)을 증착한다. 층간절연막(126)은 예컨대 실리콘 산화막으로 2000∼5000Å 정도의 두께로 형성한다. 이 층간절연막(126)은 최종 완성된 퓨즈부의 구조(도 7 참조)에서 레이저의 조사에 의해 절단될 퓨즈라인(124)의 상부에 소정 두께로 남게되는 절연막으로서, 실리콘 산화막이 아닌 다른 물질로 형성할 수도 있고 그 두께도 달리할 수 있음은 물론이다.
이어서, 층간절연막(126) 상에 도전물질을 증착하고 패터닝하여, 반도체 소자의 소정의 도전층(135)을 형성하고 퓨즈부에서는 이후에 퓨즈 개구부의 형성시 사용될 식각정지막(135')을 형성한다. 이 식각정지막(135')은 다양한 층으로 형성가능한데, 예컨대 DRAM 소자에서는 커패시터 상부전극을 이루는 층을 이용할 수 있고, DRAM 소자 뿐만 아니라 SRAM 소자나 특정한 응용에 사용되는 집적회로에서는 소정의 배선층을 이용할 수 있다. 따라서, 그 재질은 불순물이 도핑된 다결정 실리콘이나, 알루미늄이나 텅스텐 등의 금속이 될 수 있다. 또한, 도 4에서 도전층(135)과 식각정지막(135')은 동일한 높이의 동일한 물질층으로 도시되었지만, 식각정지막(135)은 도전층(135)과 다른 높이에서 다른 물질로 형성될 수 있다.
이어서, 그 위에 예컨대 실리콘 산화막으로 층간절연막(140)을 형성한다.
이어서, 도 5에 도시된 바와 같이, 식각정지막(135')이 노출될 때까지 층간절연막(140)을 식각하여 퓨즈 개구부(148)를 형성한다. 이 퓨즈 개구부(148)는 별도의 공정으로 형성하는 것보다는, 소자에 필요한 컨택홀(148')을 형성하기 위한 층간절연막(140)의 식각공정에서 동시에 형성하는 것이 바람직하다. 또한, 전술한 바와 같이 도전층(135)과 식각정지막(135')이 다른 높이에서 다른 물질로 이루어진 경우에는 형성되는 퓨즈 개구부(148)와 컨택홀(148')이 다른 깊이를 가지겠지만, 각각 식각정지막(135')과 도전층(135)이 노출될 때까지 층간절연막을 식각함으로써 동시에 형성할 수 있다.
이어서, 기판 전면에 상층 배선을 형성하기 위하여 도전물질 예컨대 알루미늄이나 텅스텐과 같은 금속을 증착하면, 도 5에 도시된 바와 같이 컨택홀(148')을 메우는 컨택이 형성되고, 퓨즈 개구부(148)에도 도전물질층(142)이 형성된다.
도 6을 참조하면, 기판 전면에 형성된 도전물질층(142)이 패터닝 되어 상층 배선(142')이 형성되고 퓨즈 개구부(148)에서는 도전물질이 모두 제거되어 있다. 아울러, 도전물질층(142)의 제거로 퓨즈 개구부(148)에 노출되었던 식각정지막(135')도 제거되고 퓨즈 개구부(148) 주위에 약간(135") 남아 있음을 알 수 있다.
퓨즈 개구부(148)에 형성되었던 도전물질층(142) 및 식각정지막(135')은 각각의 식각가스나 식각액을 사용하여 두 단계의 식각에 의해 제거할 수도 있지만, 도전물질층(142)과 식각정지막(135')이 동일한 금속 등의 물질로 이루어진 경우는 도전물질층(142)을 식각하는 한 단계로 제거할 수 있다. 또한, 도전물질층(142)과 식각정지막(135')을 이루는 물질이 다른 경우라도, 도전물질층(142)과식각정지막(135')을 이루는 두 물질의 식각선택비가 낮은 식각가스나 식각액을 사용하여 연속하여 식각함으로써 제거하는 것이 간편하다. 즉, 예컨대 도전물질층(142)과 식각정지막(135')이 각각 알루미늄과 다결정 실리콘으로 된 경우에는, 알루미늄의 증착과 리플로우시의 열에 의해 다결정 실리콘이 알루미늄과 반응하여 금속화하게 되고(참고로 다결정 실리콘이 금속화한 것은 주사 전자현미경으로 확인할 수 있다), 따라서 금속화한 다결정 실리콘은 예컨대, 35∼60sccm의 BCl3, 30∼50sccm의 Cl2를 식각가스로 사용하고, N2를 10∼25sccm으로 흘려주면서 100∼250mTorr의 압력하에서 300∼700W의 RF 파워로 100∼160초 정도의 시간동안 알루미늄을 플라즈마 식각하는 과정에서 제거된다.
아울러, 퓨즈 개구부(148)의 도전물질층(142)과 식각정지막(135')을 식각할 때는 약간 과도식각하여 하부의 층간절연막(126)을 소정 두께만큼 리세스(recess)시킬 수 있다. 이는, 흡습경로가 될 수 있는 층간절연막(126)과 잔존한 식각정지막(135")의 계면을 퓨즈 개구부(148) 측벽에 노출시킨 후, 후속 공정에서 퓨즈 개구부(148) 측벽에 습기를 차단하는 보호막을 형성함으로써, 흡습경로를 보다 완벽하게 차단하기 위함이다. 또한, 이 과도식각은 퓨즈라인(124) 상부에 남겨지는 층간절연막(126)의 두께를 레이저에 의한 절단 효율이 좋은 두께 즉, 500∼10000Å, 보다 바람직하게는 1500∼4500Å으로 조절하는 역할을 한다.
한편, 본 실시예에서는 상층 배선(142')을 형성할 때 퓨즈 개구부(148)의 바닥에 노출된 식각정지막(135')을 제거했지만, 이 식각정지막(135')은 나중에 제거할 수도 있다. 즉, 퓨즈 개구부(148)에 증착된 도전물질층(142)만을 제거하고, 그위에 바로 패시베이션막(144)을 형성한 다음, 후속하는 퓨즈 개구부(150)의 바닥에 형성된 패시베이션막(144)의 제거 과정(도 7 참조)에서 노출된 식각정지막(135')을 제거할 수 있다.
도 7에 도시된 구조의 퓨즈부를 형성하기 위해서는 먼저, 도 6의 결과물 전면에 내습성이 좋은 막 즉, 실리콘 질화막, 불순물이 도핑되지 않았거나 저농도로 도핑된 실리콘 산화막 또는 이들의 복합막을 형성한다. 그러면, 흡습경로가 될 수 있는 층간절연막들(126, 140)의 계면이 패시베이션막(144)에 의해 둘러싸여 흡습경로가 차단된다.
이어서, 레이저가 조사될 영역인 퓨즈 개구부(150) 바닥의 중앙부분에 증착된 패시베이션막을 제거하여 층간절연막(126)을 노출함으로써 최종적인 퓨즈부를 완성한다. 이 퓨즈 개구부(150) 바닥의 층간절연막(126)을 노출하는 과정은 별도의 공정을 추가하는 것이 아니라, 와이어 본딩을 위한 본딩 패드를 형성하기 위하여 패시베이션막(144)을 식각하여 상층 배선(142')을 노출하는 공정을 이용하는 것이 바람직하다.
한편, 퓨즈 개구부(150) 바닥의 패시베이션막(144)을 식각하여 제거할 때 약간 과도식각함으로써 층간절연막(126)을 약간 식각하여 다시 한번 퓨즈라인(124) 상부에 남겨지는 층간절연막(126)의 두께를 적정두께로 조절할 수도 있다.
도 7을 참조하면, 본 실시예에 따른 퓨즈부 구조는, 소자의 최상층 및 퓨즈 개구부(150)의 측벽에 걸쳐 패시베이션막(144)이 일체로 형성되어 있고, 레이저가 조사될 부위 즉 퓨즈 개구부(150)의 바닥 중앙에는 층간절연막(126)이 노출되어 있다. 또한, 층간절연막(126)은 퓨즈 개구부(150)의 모서리에서 그 표면으로부터 약간 리세스되어 퓨즈 개구부(150)의 측벽에는 층간절연막(126) 및 층간절연막(140)의 계면이 노출되어 있고, 그 노출된 계면을 패시베이션막(144)이 덮어 더욱 확실하게 습기의 침투를 차단할 수 있다. 아울러, 패시베이션막(144)이 제거되어 노출된 퓨즈 개구부(150)의 바닥 중앙부분도 층간절연막(126)이 약간 리세스되어 퓨즈라인(124) 상부에 적정한 두께의 절연막이 남게된다.
한편, 도 7의 윗부분에 도시된 바와 같은 평면 레이아웃을 가지는 퓨즈 개구부(150)에는 하나의 퓨즈라인(124)이 지나가지만, 하나의 퓨즈 개구부(150)에는 여러 개의 퓨즈라인(124)이 지나가도록 할 수도 있다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈부를 형성하는 과정 및 그 형성된 퓨즈부 구조를 도시한 단면도들로서, 본 실시예는 본 발명을 DRAM 소자에 적용한 예이다.
먼저 도 8은 DRAM 소자의 하층 배선까지 형성된 상태를 도시한 것으로서, 본 실시예의 퓨즈부는 셀 어레이 영역과 동시에 형성된다. 즉, 통상의 방법으로 기판(110) 상에 소자분리막(112)을 형성하고, 트랜지스터의 게이트 전극(114), 소스/드레인 영역(118/116)을 형성한 후, 층간절연막(120)을 기판 전면에 형성한다. 이어서, 층간절연막(120)을 식각하여 드레인 영역(116)을 노출하는 컨택홀을 형성한 후, 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘, 금속 실리사이드, 또는 다결정 실리콘과 금속 실리사이드의 적층막을 증착하고 패터닝하여 컨택 플러그(122) 및 비트라인(124)을 형성한다. 이 비트라인(124)은 도면의 오른쪽 퓨즈부에서 퓨즈라인을 이룬다. 물론, 전술한 바와 같이, 퓨즈라인은 비트라인(124)이 아닌 워드라인(114)으로 형성할 수도 있고, 퓨즈부의 높이를 조정하기 위해 위 또는 아래로 구부러져 연장되도록 할 수도 있다.
이어서, 비트라인(퓨즈라인, 124) 전면에 층간절연막(126)을 증착한다. 층간절연막(126)은 실리콘 산화막으로 2000∼5000Å 정도의 두께로 형성한다. 이어서, 층간절연막(126, 120)을 식각하여 소스 영역(118)을 노출하는 컨택홀을 형성한다. 이 컨택홀에 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘을 증착하여 컨택 플러그(128)를 형성한 후, 그 상부에 커패시터 하부전극(130)을 형성한다. 도면에서 하부전극(130)은 단순 스택형으로 도시되어 있으나 실린더형, 핀(fin)형 등의 다양한 형상으로 이루어질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 하부전극(130) 전면에 유전막(132)을 형성하고, 그 위에 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘을 1250∼1550Å 정도의 두께로 증착하여 상부전극층을 형성한다.
이어서, 상부전극층은 패터닝되어 상부전극(134)을 이루게 되는데, 이때 동시에 도면의 오른쪽 퓨즈부에서는 레이저가 조사될 영역 즉, 퓨즈 개구부가 형성될 영역보다 약간 넓게 남겨지도록 패터닝된다. 퓨즈부에 남겨진 이 상부전극층 패턴(134')은 이후에 퓨즈 개구부를 형성하기 위한 층간절연막의 식각시 식각정지막의 역할을 수행한다. 이 상부전극층은 예컨대, 다결정 실리콘으로 이루어진 경우 30∼50sccm의 Cl2, 10∼20sccm의 SF6를 식각가스로 사용하여 30∼50mTorr의 압력하에서 120∼150W의 RF 파워로 50∼70초 정도의 시간동안 플라즈마 식각함으로써 식각할 수 있다.
이어서, 그 위에 단차도포성이 우수한 실리콘 산화막으로 층간절연막(136)을 형성하고, 하층 배선(138, 138')을 형성한다. 이 하층 배선(138, 138')은 도전물질 예컨대 텅스텐이나 알루미늄과 같은 금속을 전면에 증착하고(이와 같이 금속을 이용하는 경우에는 금속층 하부에 장벽금속층을 포함할 수도 있다) 원하는 배선 패턴으로 패터닝함으로써 형성되고, 퓨즈부에서는 제거된다.
이어서, 도 9에 도시된 바와 같이, 기판 전면에 층간절연막(140)으로서 실리콘 산화막을 5000∼10000Å 정도의 두께로 증착하고 식각하여, 주변회로 영역의 예컨대, 감지 증폭기(sense amplifier)나 분할 워드라인 드라이브(split wordline drive)에 필요한 컨택홀(148')을 형성한다. 이때 퓨즈부에서는 식각정지막(134')이 노출될 때까지 층간절연막들(140, 136)을 순차로 식각하여 퓨즈 개구부(148)를 동시에 형성한다. 컨택홀(148')과 퓨즈 개구부(148)는 각각 다른 식각깊이를 가지지만, 각각 하층 배선(138')과 식각정지막(134')이 노출될 때까지 식각함으로써 동시에 형성할 수 있다. 구체적으로, 실리콘 산화막으로 이루어진 층간절연막(140, 136)을 예컨대, 35∼50sccm의 CF4, 35∼50sccm의 CHF3를 식각가스로 사용하고, Ar을 300∼450sccm으로 흘려주면서 300∼500mTorr의 압력하에서 1100∼1400W의 RF 파워로 100∼150초 정도의 시간동안 플라즈마 식각함으로써 컨택홀(148')과 퓨즈 개구부(148)를 동시에 형성한다.
이어서, 기판 전면에 상층 배선을 형성하기 위하여 도전물질 예컨대 알루미늄이나 텅스텐과 같은 금속을 6500∼10000Å 정도의 두께로 증착하면, 도 9에 도시된 바와 같이 컨택홀(148')을 메우는 컨택이 형성되고, 퓨즈 개구부(148)에도 도전물질층(142)이 형성된다.
도 10을 참조하면, 기판 전면에 형성된 도전물질층(142)이 패터닝 되어 상층 배선(142')이 형성되고 퓨즈 개구부(148)에서는 도전물질이 모두 제거되어 있다. 아울러, 도전물질층(142)의 제거로 퓨즈 개구부(148)에 노출되었던 식각정지막(134')도 제거되고 퓨즈 개구부(148) 주위에 약간(134") 남아 있음을 알 수 있다.
퓨즈 개구부(148)에 형성되었던 도전물질층(142) 및 식각정지막(134')은 각각의 식각가스나 식각액을 사용하여 두 단계의 식각에 의해 제거할 수도 있지만, 도전물질층(142)과 식각정지막(134')을 이루는 두 물질의 식각선택비가 낮은 식각가스나 식각액을 사용하여 연속하여 식각함으로써 제거하는 것이 간편하다. 즉, 예컨대 도전물질층(142)과 식각정지막(134')이 각각 알루미늄과 다결정 실리콘으로 된 경우에는, 알루미늄의 증착과 리플로우시의 열에 의해 다결정 실리콘이 알루미늄과 반응하여 금속화하게 되고, 따라서 금속화한 다결정 실리콘은 예컨대, 35∼60sccm의 BCl3, 30∼50sccm의 Cl2를 식각가스로 사용하고, N2를 10∼25sccm으로 흘려주면서 100∼250mTorr의 압력하에서 300∼700W의 RF 파워로 100∼160초 정도의 시간동안 알루미늄을 플라즈마 식각하는 과정에서 제거된다.
아울러, 퓨즈 개구부(148)의 도전물질층(142)과 식각정지막(134')을 식각할 때는 약간 과도식각하여 하부의 층간절연막(126)을 소정 두께만큼 식각할 수 있다. 이는, 흡습경로가 될 수 있는 층간절연막(126)과 잔존한 식각정지막(134", 132")의계면을 퓨즈 개구부(148) 측벽에 노출시킨 후, 후속 공정에서 퓨즈 개구부(148) 측벽에 습기를 차단하는 보호막을 형성함으로써, 흡습경로를 보다 완벽하게 차단하기 위함이다. 또한, 이 과도식각은 퓨즈라인(124) 상부에 남겨지는 층간절연막(126)의 두께를 레이저에 의한 절단 효율이 좋은 두께 즉, 500∼10000Å, 보다 바람직하게는 1500∼4500Å으로 조절하는 역할을 한다.
한편, 본 실시예에서는 상층 배선(142')을 형성할 때 퓨즈 개구부(148)의 바닥에 노출된 식각정지막(134')을 제거했지만, 이 식각정지막(134')의 제거는 나중에 할 수도 있다. 즉, 퓨즈 개구부(148)에 증착된 도전물질층(142)만을 제거하고, 그 위에 바로 패시베이션막(144)을 형성한 다음, 후속하는 퓨즈 개구부(150)의 바닥에 형성된 패시베이션막(144)의 제거 과정(도 11 참조)에서 노출된 식각정지막(134')을 제거할 수 있다.
도 11을 참조하면, 소자의 최상층 및 퓨즈 개구부(150)의 측벽에 패시베이션막(144)이 일체로 형성되어 있고, 레이저가 조사될 부위 즉 퓨즈 개구부(150)의 바닥 중앙에는 층간절연막(126)이 노출되어 있다. 한편, 도 7의 오른쪽 윗부분에 도시된 바와 같은 평면 레이아웃을 가지는 퓨즈 개구부(150)에는 하나의 퓨즈라인(124)이 지나가지만, 하나의 퓨즈 개구부(150)에는 여러 개의 퓨즈라인(124)이 지나가도록 할 수도 있다.
도 11에 도시된 구조의 퓨즈부를 형성하기 위해서는 먼저, 도 10의 결과물 전면에 내습성이 좋은 막 즉, 실리콘 질화막, 불순물이 도핑되지 않았거나 저농도로 도핑된 실리콘 산화막 또는 이들의 복합막을 형성한다. 본 실시예에서는 예컨대, 불순물이 도핑되지 않은 실리콘 산화막을 1000∼2000Å 정도의 두께로 증착하고, 그 위에 실리콘 질화막을 5000∼10000Å 정도의 두께로 증착한다. 그러면, 흡습경로가 될 수 있는 층간절연막들(126, 136, 140)의 계면이 모두 패시베이션막(144)에 의해 둘러싸여 흡습경로가 차단된다.
이어서, 레이저가 조사될 영역인 퓨즈 개구부(150) 바닥의 중앙부분에 증착된 패시베이션막을 제거하여 층간절연막(126)을 노출함으로써 최종적인 퓨즈부를 완성한다. 이 퓨즈 개구부(150) 바닥의 층간절연막(126)을 노출하는 과정은 별도의 공정을 추가하는 것이 아니라, 와이어 본딩을 위한 본딩 패드를 형성하기 위하여 패시베이션막(144)을 식각하여 상층 배선(142')을 노출하는 공정을 이용한다. 즉, 예컨대, 65∼90sccm의 CF4, 10∼25sccm의 O2를 식각가스로 사용하고, Ar을 80∼110sccm으로 흘려주면서 300∼500mTorr의 압력하에서 1000∼1300W의 RF 파워로 60∼95초 정도의 시간동안 플라즈마 식각함으로써 층간절연막(126)이 노출된 퓨즈부가 형성되고 칩의 소정 위치에 상층 배선(142')이 노출된 본딩 패드가 형성된다.
한편, 퓨즈 개구부(150) 바닥의 패시베이션막(144)을 식각하여 제거할 때 약간 과도식각함으로써 층간절연막(126)을 약간 식각하여 다시 한번 퓨즈라인(124) 상부에 남겨지는 층간절연막(126)의 두께를 적정두께로 조절할 수도 있다.
또한, 상술한 본 실시예에서는 식각정지막(134')을 커패시터의 상부전극과 동일한 층으로 하였지만, 전술한 일실시예에서와 같이 그 위의 하층 배선이나 다른 도전층으로 할 수 있음은 물론이다.
이상 상술한 바와 같이, 본 발명에 따르면 퓨즈 개구부 측벽에 보호막이 형성되어 퓨즈 개구부의 측벽을 통한 습기의 침투를 막을 수 있다.
특히 본 발명에 따르면, 퓨즈 개구부 측벽에 보호막을 형성하기 위하여 별도의 공정이 추가되지 않고 기존의 반도체 소자 형성공정을 그대로 이용할 수 있다. 나아가, 본 발명에서는 주변회로의 컨택홀을 형성하는 공정에서 층간절연막을 식각하여 퓨즈 개구부를 동시에 형성하므로, 패시베이션막까지 형성한 후에 패시베이션막 및 층간절연막들을 식각하여 퓨즈 개구부를 형성하는 종래의 방법 대비, 퓨즈 개구부 형성을 위한 장비나 소요되는 시간을 절약할 수 있어 대량 생산 체제에서의 생산성이 향상된다.
아울러, 본 발명에 의하면, 퓨즈 개구부 형성시 식각정지막을 사용하고, 또한 상기한 바와 같이 최종 패시베이션막 형성 전에 퓨즈 개구부를 형성하여 그 식각 깊이가 감소되므로 퓨즈라인 상부에 남겨지는 층간절연막의 두께를 적절하게 조절할 수 있다.
Claims (18)
- 퓨즈라인;상기 퓨즈라인 상에 형성되고 퓨즈 개구부에 의해 노출된 제1 층간절연막;상기 제1 층간절연막 상에 형성되고 상기 퓨즈 개구부가 형성된 제2 층간절연막; 및반도체 소자의 최상부층 및 상기 제2 층간절연막의 상부, 및 상기 퓨즈 개구부의 측벽에 걸쳐 일체로 형성되어 상기 퓨즈 개구부의 측벽을 통한 습기의 침투를 차단하는 보호막의 기능을 하는 패시베이션막을 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈부 구조.
- 제1항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈부 구조.
- 제1항에 있어서, 상기 제1 층간절연막은 상기 퓨즈 개구부에서 상기 제1 층간절연막의 표면으로부터 리세스되어 상기 퓨즈 개구부의 측벽에는 상기 제1 및 제2 층간절연막의 계면이 노출되며, 상기 패시베이션막이 상기 노출된 제1 및 제2 층간절연막의 계면을 덮는 것을 특징으로 하는 반도체 소자의 퓨즈부 구조.
- 제1항에 있어서, 상기 제1 층간절연막은 상기 퓨즈 개구부 측벽을 덮는 상기 패시베이션막이 끝나는 지점에서 상기 제1 층간절연막의 표면으로부터 리세스된 것을 특징으로 하는 반도체 소자의 퓨즈부 구조.
- 퓨즈라인을 형성하는 단계;상기 퓨즈라인 상에 제1 층간절연막을 형성하는 단계;완성될 반도체 소자의 소정의 물질층으로 상기 제1 층간절연막 상에 퓨즈 개구부가 형성될 영역보다 약간 넓게 퓨즈 개구부 식각정지막을 형성하는 단계;상기 식각정지막 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 식각하여 상기 반도체 소자에 필요한 컨택 홀을 형성함과 동시에, 상기 식각정지막을 노출하는 퓨즈 개구부를 형성하는 단계;상기 컨택 홀 및 퓨즈 개구부를 포함한 기판 전면에 도전물질층을 형성하는 단계;상기 도전물질층을 패터닝하여 상기 반도체 소자의 상층 배선을 형성함과 동시에, 상기 퓨즈 개구부에 형성된 도전물질층은 제거하는 단계;상기 퓨즈 개구부에 노출된 식각정지막을 제거하는 단계;상기 상층 배선 및 퓨즈 개구부를 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및상기 퓨즈 개구부의 바닥에 형성된 패시베이션막을 제거하여 상기 제1 층간절연막을 노출하는 단계를 구비하는 것을 특징으로 하는 퓨즈부 형성방법.
- 제5항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 퓨즈부 형성방법.
- 제5항에 있어서, 상기 퓨즈 개구부에 형성된 상층 배선용 도전물질층을 제거하는 단계 및 상기 식각정지막을 제거하는 단계는 연속하여 수행되는 것을 특징으로 하는 퓨즈부 형성방법.
- 제5항 또는 제7항에 있어서, 상기 식각정지막을 제거하는 단계는 상기 식각정지막을 약간 과도식각하여 상기 퓨즈 개구부의 측벽에 상기 제1 층간절연막과 식각정지막의 계면이 노출되도록 하는 것을 특징으로 하는 퓨즈부 형성방법.
- 제5항에 있어서, 상기 식각정지막을 제거하는 단계는 상기 퓨즈 개구부의 바닥에 증착된 패시베이션막을 제거하는 단계에 이어서 수행되는 것을 특징으로 하는 퓨즈부 형성방법.
- 제5항에 있어서, 상기 퓨즈 개구부의 바닥에 형성된 패시베이션막을 제거하는 단계는 상기 패시베이션막을 약간 과도식각하여 상기 퓨즈라인 상부에 남겨지는 상기 제1 층간절연막의 두께가 500∼10000Å이 되도록 하는 것을 특징으로 하는 퓨즈부 형성방법.
- 퓨즈라인을 형성하는 단계;상기 퓨즈라인 상에 제1 층간절연막을 형성하는 단계;완성될 반도체 소자의 소정의 물질층으로 상기 제1 층간절연막 상에 퓨즈 개구부가 형성될 영역보다 약간 넓게 퓨즈 개구부 식각정지막을 형성하는 단계;상기 식각정지막 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막 상에 상기 반도체 소자의 퓨즈부 이외의 부분에 하층배선을 형성하는 단계;상기 하층 배선 상에 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막을 식각하여 상기 하층 배선을 노출하는 컨택 홀을 형성함과 동시에, 상기 제3 및 제2 층간절연막을 순차 식각하여 상기 식각정지막을 노출하는 퓨즈 개구부를 형성하는 단계;상기 컨택 홀 및 퓨즈 개구부를 포함한 기판 전면에 상기 반도체 소자의 상층 배선을 이룰 도전물질층을 형성하는 단계;상기 상층 배선용 도전물질층을 패터닝하여 상층 배선을 형성함과 동시에, 상기 퓨즈 개구부에 형성된 도전물질층을 제거하는 단계;상기 퓨즈 개구부에 노출된 식각정지막을 제거하는 단계;상기 상층 배선 및 퓨즈 개구부를 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및상기 퓨즈 개구부의 바닥에 형성된 패시베이션막을 제거하여 상기 제1 층간절연막을 노출하는 단계를 구비하는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 식각정지막은 상기 하층 배선과 동일한 물질로 동시에 형성되는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 반도체 소자는 DRAM 소자이고, 상기 식각정지막은 상기 DRAM 소자의 커패시터 상부전극을 이루는 도전층으로 형성되는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 퓨즈 개구부에 형성된 상층 배선용 도전물질층을 제거하는 단계 및 상기 식각정지막을 제거하는 단계는 상기 도전물질층을 이루는 물질과 상기 식각정지막을 이루는 물질의 식각선택비가 낮은 식각가스 또는 식각액을 사용하여 상기 도전물질층과 식각정지막을 연속하여 제거하는 특징으로 하는 퓨즈부 형성방법.
- 제11항 또는 제15항에 있어서, 상기 식각정지막을 제거하는 단계는 상기 식각정지막을 약간 과도식각하여 상기 제1 층간절연막과 식각정지막의 계면이 노출되도록 하는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 식각정지막을 제거하는 단계는 상기 퓨즈 개구부의 바닥에 증착된 패시베이션막을 제거하는 단계에 이어서 수행되는 것을 특징으로 하는 퓨즈부 형성방법.
- 제11항에 있어서, 상기 패시베이션막을 제거하는 단계는 상기 패시베이션막을 약간 과도식각하여 상기 퓨즈라인 상부에 남겨지는 상기 제1 층간절연막의 두께가 500∼10000Å이 되도록 하는 것을 특징으로 하는 퓨즈부 형성방법.
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