KR20070081641A - 반도체 소자 제조 방법 - Google Patents

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KR20070081641A KR1020060013744A KR20060013744A KR20070081641A KR 20070081641 A KR20070081641 A KR 20070081641A KR 1020060013744 A KR1020060013744 A KR 1020060013744A KR 20060013744 A KR20060013744 A KR 20060013744A KR 20070081641 A KR20070081641 A KR 20070081641A
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Abstract

일정한 두께를 갖는 퓨즈들을 형성할 수 있는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 반도체 기판 상에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에 배리어막, 금속막 및 캐핑막이 적층된 다수의 퓨즈들을 형성하고, 다수의 퓨즈들을 덮는 제 2 층간 절연막을 형성하고, 제 2 층간 절연막을 부분 식각하여 각 퓨즈의 캐핑막을 노출시키는 홀들을 형성하고, 홀의 일부를 충진시키는 희생 금속막을 형성하고, 제 2 층간 절연막 상에 홀의 나머지 일부를 충진시키는 제 3 층간 절연막을 형성하고, 퓨즈들 상부의 제 2 및 제 3 층간 절연막, 희생 금속막 및 캐핑막을 식각하여 금속막 상면을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함한다.
퓨즈 윈도우, 홀, 희생 금속막

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 도면이며, 도 1의 A - A' 선을 따라 자른 단면이다.
도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 도면이며, 도 1의 B - B' 선을 따라 자른 단면이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 제 1 층간 절연막
120: 퓨즈 122: 제 1 배리어막
124: 제 1 금속막 126: 제 1 캐핑막
130: 제 2 층간 절연막 132: 홀
142: 제 2 배리어막 144: 제 2 금속막
145: 희생 금속막 150: 제 3 층간 절연막
160: 패시베이션막 162: 퓨즈 윈도우
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 일정한 두께를 갖는 퓨즈들을 형성할 수 있는 반도체 소자 제조 방법이 제공된다.
일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.
이와 같은 퓨즈 영역은 반도체 메모리 소자의 셀 영역에 형성되는 워드 라인 또는 비트 라인을 형성할 때 함께 형성될 수 있다. 그러나 반도체 메모리 소자의 집적도가 높아짐에 따라 퓨즈를 반도체 메모리 장치 내에서 비교적 하부에 위치하는 워드 라인 또는 비트 라인에 형성할 경우, 퓨즈들을 노출시키는 퓨즈 윈도우(fuse window) 형성 공정시 식각 깊이가 증가되므로 최근에는 반도체 메모리 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 퓨즈로 사용한다.
그리고 금속 물질로 형성된 퓨즈들을 노출시키는 퓨즈 윈도우를 형성하는 경우, 금속막 상부에 위치하는 캐핑막(capping layer)이 식각 저지막 역할을 하게 된다.
그러나, 금속막과 캐핑막 간의 식각 선택비 차이가 크지 않아 절연막을 식각할 때 캐핑막이 손실된다. 따라서, 퓨즈로 이용되는 금속막에 어택(attack)이 발생할 수 있다. 그러므로 균일한 프로파일을 갖는 퓨즈를 형성할 수 없으며, 퓨즈들이 일정한 두께로 형성될 수 없다. 그리고 퓨즈들의 두께가 일정하게 형성되지 않아 리페어 공정시 리페어 페일이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 일정한 두께를 갖는 퓨즈들을 형성할 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에 배리어막, 금속막 및 캐핑막이 적층된 다수의 퓨즈들을 형성하고, 다수의 퓨 즈들을 덮는 제 2 층간 절연막을 형성하고, 제 2 층간 절연막을 부분 식각하여 각 퓨즈의 캐핑막을 노출시키는 홀들을 형성하고, 홀의 일부를 충진시키는 희생 금속막을 형성하고, 제 2 층간 절연막 상에 홀의 나머지 일부를 충진시키는 제 3 층간 절연막을 형성하고, 퓨즈들 상부의 제 2 및 제 3 층간 절연막, 희생 금속막 및 캐핑막을 식각하여 금속막 상면을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 도면이며, 도 1의 A - A' 선을 따라 자른 단면이다.
도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 도면이며, 도 1의 B - B' 선을 따라 자른 단면이다.
먼저, 도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100) 상부에 화학 기상 증착 공정(CVD: Chemical Vapor Deposition)과 같은 증착 공정을 수행하여 제 1 층간 절연막(110)을 형성한다. 이 때, 제 1 층간 절연막(110)은 BPSG(Boronphosphorous silicate glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethly Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등과 같은 산화물을 증착하여 형성할 수 있다. 이와 같이 형성된 제 1 층간 절연막(110) 내의 셀 영역에는 게이트 라인(미도시), 비트 라인(미도시) 및 캐패시터(미도시) 등이 형성되어 있다.
이 후, 제 1 층간 절연막 상에 금속 물질로 형성된 다수의 퓨즈(120)들과 셀 영역 내에 배선(미도시)들을 형성한다. 상세히 설명하면, 제 1 층간 절연막(110) 상에 제 1 배리어막(122), 제 2 금속막(124) 및 제 1 캐핑막(126)을 순착적으로 적층한다. 그리고 제 1 캐핑막(126) 상부에 다수의 퓨즈(120) 들과, 제 1 가드링 패턴(120a) 및 배서(미도시)들을 형성하기 위한 마스크를 형성한다. 이 후, 마스크를 이용하여 제 1 배리어막(122), 제 1 금속막(124) 및 제 1 캐핑막(126)을 순차적으로 패터닝함으로써 다수의 퓨즈(120)들, 제 1 가드링 패턴(120a) 및 배선(미도시)들을 완성한다.
이 때, 다수의 퓨즈(120)들은 소정 간격 이격되어 서로 평행하게 배치되도록 형성한다. 그리고 다수의 퓨즈(120)들 둘레에 링 형상으로 제 1 가드링 패턴(114) 을 형성한다.
이와 같이, 다수의 퓨즈(120)들, 제 1 가드링 패턴(120a) 및 배선(미도시)들을 형성할 때, 제 1 배리어막(122)은 제 1 층간 절연막(110) 상에 내화 금속 또는 내화 금속 화합물을 증착하여 형성한다. 예를 들어, 제 1 배리어막(122)은 티타늄(Ti) 및 질화 티타늄(TiN)을 CVD 또는 스퍼터링으로 연속적으로 증착하여 형성할 수 있다. 이와 같은 제 1 배리어막(122)은 상부에 형성될 제 1 금속막(124)이 하부의 제 1 층간 절연막(110)으로 확산되거나, 제 1 금속막(124)이 산화되는 것을 방지한다.
그리고 제 1 금속막(124)은 제 1 배리어막(122) 상부에 금속 물질을 증착하여 형성한다. 이 때, 금속 물질로는 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등이 이용될 수 있다.
또한, 제 1 캐핑막(126)은 제 1 금속막(124) 상에 내화 금속 또는 내화 금속 화합물을 증착하여 형성하며, 제 1 캐핑막(126)은 제 1 배리어막(122)과 마찬가지로 제 1 금속막(124)의 확산 및 산화를 방지한다. 이러한 캐핑막(126)은 티타늄(Ti) 및 티타늄 질화막(TiN)을 연속적으로 증착하여 형성할 수 있다.
이 후, 제 1 가드링 패턴(120a) 및 퓨즈(120)들이 형성된 제 1 층간 절연막(110) 상에 산화물을 증착하고 평탄화하여 제 2 층간 절연막(130)을 형성한다.
다음으로, 도 3a 및 도 3b에 도시된 바와 같이, 제 2 층간 절연막(130) 상에 마스크를 형성하고, 제 2 층간 절연막(130)을 부분 식각하여 제 1 가드링 패턴(120a) 및 각 퓨즈(120)들의 상면을 노출시키는 홀(132)들을 형성한다. 즉, 퓨즈 (120)들의 캐핑막(126) 표면이 노출된다. 그리고 제 2 층간 절연막(130)에 홀(132)을 형성할 때, 반도체 소자의 셀 영역에는 하부 배선과 상부 배선을 연결하기 위한 비아 홀이 형성된다.
그리고 나서, 도 4a 및 도 4b에 도시된 바와 같이, 홀(132)들이 형성된 제 2 층간 절연막(130) 표면을 따라 컨포말하게 제 2 배리어막(142)을 형성한다. 이 때, 제 2 배리어막(142)은 내화 금속 또는 내화 금속 화합물을 증착하여 형성하며, 예를 들어 티타늄(Ti) 및 질화 티타늄(TiN)을 연속적으로 증착하여 형성할 수 있다
그리고 제 2 배리어막(142) 상에 금속 물질을 증착하여 홀(132)들을 채우고, 제 2 층간 절연막(130) 상부까지 금속 물질을 충분히 증착하여 금속막(144)을 형성한다. 이 때, 금속막(144)은 알루미늄(Al)을 증착하여 형성할 수 있다.
또한, 제 2 금속막(144) 상부에는 내화 금속 또는 내화 금속 화합물로 이루어지는 제 2 캐핑막(미도시)을 더 형성할 수 있다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 제 2 금속막(1440) 상부에 마스크를 형성하여 제 2 금속막(144)을 부분 식각한다. 상세히 설명하면, 제 2 층간 절연막(130) 상에 위치하는 제 2 배리어막(142) 및 제 2 금속막(144)은 패터닝하여 셀 영역의 배선(미도시)들과 하부의 제 1 가드링 패턴(120a)과 연결되는 제 2 가드링 패턴(147)을 형성한다. 그리고, 식각량을 조절하여 다수의 퓨즈(120)들 상에 위치하는 금속막(142)은 소정 두께로 홀(132)들 내에 잔류시켜 희생 금속막(147)을 형성한다.
그리고 나서, 도 6a 및 도 6b에 도시된 바와 같이, 홀(132)들 일부에 잔류하 는 희생 금속막(147) 상부와 제 2 가드링 패턴(147)이 형성된 제 2 층간 절연막(130) 상에 제 3 층간 절연막(150) 및 패시베이션막(160)을 순차적으로 형성한다. 이 때, 제 3 층간 절연막(150)은 HDP(High Density Plasma) 산화물과 같은 실리콘 산화물을 증착하여 형성할 수 있다. 그리고 제 3 층간 절연막(150) 상의 패시베이션막(160)은 반도체 소자 내로 흡습을 방지하기 위해 질화물을 증착하여 형성할 수 있다.
이 후, 패시베이션막(160) 상에 퓨즈 윈도우(162)를 형성하기 위해 다수의 퓨즈(120)들 상부의 패시베이션막(160)을 노출시키는 마스크(165)를 형성한다. 그리고 나서 마스크(160)를 이용하여 패시베이션막(160), 제 3 및 제 2 층간 절연막(130, 150), 희생 금속막(145) 및 제 1 캐핑막(126)을 식각하여 제 1 금속막(124) 표면을 노출시키는 퓨즈 윈도우(162)를 형성한다.
보다 상세히 설명하면, 도 7a 및 도 7b에 도시된 바와 같이, 마스크(165)를 이용하여 희생 금속막(147)이 노출될 때까지 패시베이션막(160), 제 3 및 제 2 층간 절연막(130, 150)을 순차적으로 부분 식각한다. 이 때, 퓨즈(120)들 상부에 희생 금속막(147)이 형성되어 있으므로 퓨즈(120)들의 제 1 캐핑막(126) 및 제 1 금속막(124)의 어택을 방지할 수 있다. 그리고 제 2 층간 절연막(130) 식각시 과도 식각되어 희생 금속막(147)의 두께가 줄어들 수 있으며, 퓨즈(120)들 측벽이 노출될 수 있다.
그리고 나서, 식각량을 조절하여 제 1 금속막(124) 표면이 노출될 때까지 희생 금속막(147) 및 제 1 캐핑막(126)을 식각하여 도 8a 및 도 8b에 도시된 바와 같 이 퓨즈 윈도우(162)를 완성한다.
이와 달리, 패시베이션막(160) 상에 퓨즈 윈도우(162)를 형성하기 위한 마스크(165)를 형성하고, 패시베이션막(160), 제 2 및 제 3 층간 절연막(130, 150)을 부분 식각할 때, 과도 식각함으로써 희생 금속막(145) 및 캐핑막(126)이 함께 식각되어 제 1 금속막(124) 표면을 노출시킬 수 있다. 이와 같이 과도 식각으로 제 1 금속막(124)의 표면을 노출시킬 때, 제 1 금속막(124) 상에 충분한 두께의 희생 금속막(147)이 위치하므로 제 1 금속막(124)의 손상을 방지할 수 있다. 따라서 퓨즈 윈도우(162)에 의해 일정한 두께의 제 1 금속막(124) 노출된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 제조 방법에 따르면 비아 홀 형성시 배리어막, 금속막 및 캐핑막이 적층된 퓨즈 상부에도 홀을 형성하여 캐핑막 상부에 금속 물질을 잔류시킴으로써 퓨즈 윈도우 형성시 과도 식각에 의해 퓨즈의 금속막이 손상되는 것을 방지할 수 있다.
따라서, 일정한 두께의 금속막을 갖는 퓨즈들을 형성할 수 있으므로 리페어 공정시 리페어 페일을 줄일 수 있다.

Claims (5)

  1. 반도체 기판 상에 제 1 층간 절연막을 형성하고,
    상기 제 1 층간 절연막 상에 배리어막, 금속막 및 캐핑막이 적층된 다수의 퓨즈들을 형성하고,
    상기 다수의 퓨즈들을 덮는 제 2 층간 절연막을 형성하고,
    상기 제 2 층간 절연막을 부분 식각하여 상기 각 퓨즈의 캐핑막을 노출시키는 홀들을 형성하고,
    상기 홀의 일부를 충진시키는 희생 금속막을 형성하고,
    상기 제 2 층간 절연막 상에 상기 홀의 나머지 일부를 충진시키는 제 3 층간 절연막을 형성하고,
    상기 퓨즈들 상부의 상기 제 2 및 제 3 층간 절연막, 상기 희생 금속막 및 상기 캐핑막을 식각하여 상기 금속막 상면을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 희생 금속막을 형성하는 것은,
    상기 홀이 형성된 제 2 층간 절연막을 따라 컨포말하게 배리어막을 형성하고,
    상기 제 2 층간 절연막 상에 형성되며 상기 홀을 충진시키는 금속막을 형성하고,
    상기 홀 내부에 상기 금속막을 일부 잔류시켜 상기 희생 금속막을 완성하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 퓨즈 윈도우를 형성하는 것은,
    상기 희생 금속막이 노출될 때까지 제 2 및 제 3 층간 절연막을 부분 식각하고,
    상기 희생 금속막 및 상기 캐핑막을 식각하여 상기 금속막 상면을 노출시키는 상기 퓨즈 윈도우를 완성하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 배리어막 및 상기 캐핑막은 티타늄(Ti)막과 질화 티타늄(TiN)막을 적층하여 형성하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속막은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 형성하는 반도체 소자 제조 방법.
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