KR20000020446A - 반도체 장치의 퓨즈 형성방법 - Google Patents

반도체 장치의 퓨즈 형성방법 Download PDF

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Abstract

다수의 배선층들이 비어로 연결되는 반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 반도체 기판의 상부에 형성된 제1 배선층; 상기 제1 배선층의 상부에 형성되며 상기 제1 배선층을 노출시키는 비어를 갖는 층간 절연막; 상기 비어를 매립하는 비어 플러그; 상기 비어 플러그 및 상기 층간 절연막의 상부에 순차적으로 형성된 금속층 및 제2 배선층; 그리고 상기 비어로부터 상기 제2 배선층의 두께의 2배 이상의 거리로 이격되어 상기 금속층과 연결된 퓨즈를 구비한다. 퓨즈 부위를 오픈하기 위하여 제2 배선층을 식각할 때 비어를 매립하고 있는 비어 플러그가 노출되지 않으므로, 비어 플러그의 손상을 방지할 수 있다.

Description

반도체 장치의 퓨즈 형성방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 퓨즈(fuse) 부위를 오픈시킬 때 비어가 오픈되지 않도록 하여 비어 플러그의 손상을 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 제조 공정은 크게 가공(fabrication; 이하 "FAB"이라 한다), 전기적 다이 분류(electrical die sorting; 이하 "EDS"라 한다), 조립(assembly) 및 검사(test)로 구분되는데, 이를 설명하면 다음과 같다.
즉, 처음 원자재(즉, 웨이퍼)가 투입되어 확산, 사진, 식각, 박막 공정 등을 여러차례 반복하여 진행되면서 전기 회로를 구성하여 웨이퍼 상태에서 전기적으로 완전하게 동작되는 웨이퍼 상태의 반제품이 만들어지는 전(全) 과정을 가공이라 한다. 이러한 FAB 공정의 마지막 단계인 보호층의 사진식각 공정이 완료되면 EDS 공정을 진행하게 되는데, EDS란 웨이퍼를 구성하고 있는 각 칩의 전기적 특성 검사를 통하여 양·불량을 선별하는 것이다. EDS 공정은 웨이퍼 내의 칩을 검사하여 양·불량을 선별하고 그 데이터를 발생시키는 프리-레이저 검사(pre-laser test), 상기 프리-레이저 검사에서 발생한 데이터를 기준으로 하여 레이저 빔으로써 수리 가능한 칩을 수리하는 레이저 수리(laser repair) 공정, 웨이퍼 내의 수리된 다이(die)를 선택하여 검증하는 포스트-레이저 검사(post-laser test), 및 웨이퍼의 이면을 다이아몬드 휠을 이용하여 연마하는 이면 연마(back-grinding) 공정으로 구성된다.
여기서, 레이저 수리 공정은 불량 셀에 연결된 퓨즈를 레이저 빔으로 컷팅(cutting)하고 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정으로서, 상기 퓨즈는 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 셀을 끊고 추가로 만들어 놓은 리던던시 셀을 구동시키기 위해 사용되는 것이다.
종래의 메모리 리던던시 기술에서는 폴리실리콘이나 실리사이드로 이루어진 퓨즈를 배선층의 일부분으로서 필드 산화막의 상부에 형성한다. 현재는, 메모리 장치의 집적도가 증가함에 따라 그 디자인-룰(design rule)이 감소하면서 배선에 의한 RC 지연이 동작 속도를 결정하는 중요한 요인으로 등장하고 있다. 이에 따라 다층 배선 구조가 실용화되고 있으며, 최상부 배선층의 일부를 퓨즈로 사용하는 기술이 적용되고 있다.
도 1은 종래 방법에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도이고, 도 2 및 도 3은 도 1의 A-A' 선에 따른, 종래 방법에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 절연층(도시하지 않음)을 개재하여 알루미늄(Al)을 증착하고 이를 사진식각 공정으로 패터닝하여 하부 배선층(12)을 형성한다. 이어서, 결과물의 상부에 티타늄(Ti)층과 티타늄 나이트라이드(TiN)층이 순차적으로 적층된 제1 장벽 금속층(14)을 형성한다. 제1 장벽 금속층(14)의 상부에 산화물과 같은 절연 물질로 이루어진 층간 절연막(intermetal dielectric film)(16)을 형성한 후, 사진식각 공정을 통해 층간 절연막(16)을 식각하여 하부 배선층(12)의 표면 일부위를 노출시키는 비어(18)를 형성한다. 결과물의 상부에 금속, 예컨대 텅스텐을 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 비어(18)를 충분히 매립할 수 있을 정도의 두께로 증착한 후, 화학 물리적 연마(chemical mechanical polishing; CMP) 방법에 의해 층간 절연막(16)의 표면이 노출될 때까지 텅스텐막을 식각함으로써 비어(18)를 매립하는 텅스텐 플러그(20)를 형성한다.
결과물의 상부에 티타늄(Ti)을 스퍼터링 또는 CVD 방법에 의해 약 150Å의 두께로 증착하고, 계속해서 그 상부에 티타늄 나이트라이드(TiN)를 스퍼터링 또는 CVD 방법에 의해 약 650Å의 두께로 증착함으로써 제2 장벽 금속층(22)을 형성한다. 제2 장벽 금속층(22)은 그 상부에 형성되는 알루미늄이 텅스텐과 반응하여 원하지 않는 반응 생성물을 형성하는 것을 방지하는 역할을 하며, 특정 영역에서는 그 표면이 오픈되어 퓨즈로 제공된다.
제2 장벽 금속층(22)의 상부에 알루미늄(Al)을 약 6000Å의 두께로 증착하고 이를 사진식각 공정으로 패터닝하여 상부 배선층(24)을 형성한다. 결과물의 상부에 플라즈마-증대 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 방식으로 산화물, 예컨대 TEOS를 증착하여 제1 보호층(26)을 형성한다. 제1 보호층(26)의 상부에 PECVD 방식으로 질화물(SiN)을 증착하여 제2 보호층(28)을 형성한다.
이어서, 도 1에 도시한 바와 같이 퓨즈 오픈부(30)를 정의하기 위하여 사진식각 공정을 통해 제2 보호층(28) 및 제1 보호층(26)을 건식 식각한다.
도 3을 참조하면, 패터닝된 제2 및 제1 보호층(28, 26)을 식각 마스크로 사용하면서, 퓨즈용 제2 장벽 금속층(22)과 상부 배선층(24) 간에 선택비를 갖는 케미칼 에천트(chemical etchant)를 이용한 습식 식각 방법으로 노출된 상부 배선층(24)을 제거함으로써 제2 장벽 금속층(22)의 퓨즈 부위를 오픈시킨다. 이때, 제1 보호층(26) 밑의 상부 배선층(24)도 식각된다. 특히, 금속층(24)의 두께가 두꺼울수록 그 만큼 제1 보호층(26) 밑의 양 옆으로 금속층(24)이 더 많이 식각된다. 이에 따라, 퓨즈 오픈부(30)와 비어(18) 간의 거리(도 1의 d1)가 짧을 경우 상기 비어(18)를 매립하고 있는 텅스텐 플러그(20)가 드러날 수가 있다.
이와 같이 텅스텐 플러그(20)가 노출된 상태에서 패드를 형성하기 위한 사진 공정을 진행하게 되면, 산소 플라즈마를 이용한 에싱(ashing) 단계에서 노출된 텅스텐 플러그(20)에 전하가 축적된다. 이에 따라, 전하가 축적되어진 텅스텐 플러그(20)가 후속하는 습식 스트립(strip) 공정에서 유기 스트리퍼(stripper)에 노출되면, 양극화된 텅스텐 플러그(20)의 표면에서 강한 전기화학적 반응이 일어나 텅스텐 플러그(20)가 부식된다. 심할 경우, 비어(18)의 하부에서 텅스텐 플러그(20)가 모두 용해되어 콘택 불량이 발생하게 된다.
따라서, 본 발명의 일 목적은 퓨즈 부위를 오픈시킬 때 비어가 오픈되지 않도록 하여 비어 플러그의 손상을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 퓨즈 부위를 오픈시킬 때 비어가 오픈되지 않도록 하여 비어 플러그의 손상을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도.
도 2 및 도 3은 도 1의 A-A' 선에 따른, 종래 방법에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들.
도 4는 본 발명에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도.
도 5 및 도 6은 도 4의 B-B' 선에 따른, 본 발명의 제1 실시예에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들.
도 7 내지 도 9는 도 4의 B-B' 선에 따른, 본 발명의 제2 실시예에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
102 : 하부 배선층 104 : 제1 장벽 금속층
106 : 층간 절연막 108 : 비어
110 : 비어 플러그 112 : 퓨즈
114 : 상부 배선층 116 : 제1 보호층
118 : 제2 보호층 120 : 퓨즈 오픈부
상기 일 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 형성된 제1 배선층; 상기 제1 배선층의 상부에 형성되며 상기 제1 배선층을 노출시키는 비어를 갖는 층간 절연막; 상기 비어를 매립하는 비어 플러그; 상기 비어 플러그 및 상기 층간 절연막의 상부에 순차적으로 형성된 금속층 및 제2 배선층; 그리고 상기 비어로부터 상기 제2 배선층의 두께의 2배 이상의 거리로 이격되어 상기 금속층과 연결된 퓨즈를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 제2 배선층의 상부에 형성되며 상기 퓨즈를 노출시키는 제1 보호층을 더 구비한다.
바람직하게는, 상기 제1 보호층의 상부에 형성된 제2 보호층을 더 구비한다.
바람직하게는, 상기 제2 보호층은 상기 제1 보호층, 상기 제2 배선층, 상기 금속층 및 상기 퓨즈를 감싸도록 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 다수의 배선층들이 비어로 연결되는 반도체 장치의 제조 방법에 있어서, 상기 비어의 상부에 퓨즈용 금속층 및 배선층을 차례로 형성하는 단계; 상기 배선층의 상부에 제1 보호층을 형성하는 단계; 상기 비어로부터 상기 배선층의 두께의 2배 이상의 거리로 이격되는 퓨즈 영역을 정의하기 위하여 상기 제1 보호층을 패터닝하는 단계; 상기 패터닝된 제1 보호층을 마스크로 이용하여 상기 배선층을 습식 식각함으로써 상기 퓨즈용 금속층의 퓨즈 부위를 오픈시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 보호층을 형성하는 단계 후, 상기 제1 보호층의 상부에 제2 보호층을 형성하는 단계와, 상기 제2 보호층 및 제1 보호층을 패터닝하여 퓨즈 영역을 정의하는 단계를 더 구비한다.
바람직하게는, 상기 퓨즈용 금속층의 퓨즈 부위를 오픈시키는 단계 후, 결과물 상에 제2 보호층을 형성하는 단계를 더 구비한다.
바람직하게는, 상기 제1 보호층은 산화물로 형성하며, 상기 제2 보호층은 질화물로 형성한다.
바람직하게는, 상기 제1 보호층은 3000Å 이상의 두께로 형성한다.
바람직하게는, 상기 제2 보호층은 8000Å 이하의 두께로 형성한다.
상술한 바와 같이 본 발명에 의하면, 퓨즈 오픈부와 비어 간의 거리를 증가시킴으로써 퓨즈 부위를 오픈하기 위한 식각 공정시 비어를 매립하고 있는 비어 플러그가 노출되지 않도록 한다. 또한, 퓨즈 부위를 오픈시킨 후 보호층을 형성함으로써 퓨즈 부위를 보호할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명에 의한 반도체 장치의 퓨즈 영역을 도시한 평면도이고, 도 5 및 도 6은 도 4의 B-B' 선에 따른, 본 발명의 제1 실시예에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 절연층(도시하지 않음)을 개재하여 배선층으로 사용될 알루미늄(Al)층 및 장벽층으로 사용될 티타늄(Ti)층과 티타늄 나이트라이드(TiN)층을 스퍼터링 또는 화학 기상 증착(CVD) 방법에 의해 순차적으로 증착한 후, 상기 층들을 사진식각 공정으로 패터닝하여 하부 배선층(102)과 제1 장벽 금속층(104)을 형성한다. 제1 장벽 금속층(104)의 상부에 산화물과 같은 절연 물질로 이루어진 층간 절연막(106)을 형성한 후, 사진식각 공정을 통해 층간 절연막(106)을 식각하여 하부 배선층(102)의 표면 일부위를 노출시키는 비어(108)를 형성한다. 결과물의 상부에 금속, 예컨대 텅스텐을 CVD 방법에 의해 비어(108)를 충분히 매립할 수 있을 정도의 두께로 증착한 후, 화학 물리적 연마(CMP) 방법에 의해 층간 절연막(106)의 표면이 노출될 때까지 텅스텐막을 식각함으로써 비어(108)를 매립하는 비어 플러그(110)를 형성한다.
비어 플러그(110)가 형성된 결과물의 상부에 티타늄(Ti)을 스퍼터링 또는 CVD 방법에 의해 약 150Å의 두께로 증착하고, 계속해서 그 상부에 티타늄 나이트라이드(TiN)를 스퍼터링 또는 CVD 방법에 의해 약 650Å의 두께로 증착하고, 그 상부에 알루미늄(Al)을 스퍼터링 방법에 의해 약 6000Å의 두께로 증착한 후 사진식각 공정으로 상기 막들을 패터닝함으로써 알루미늄으로 이루어진 상부 배선층(114)과 티타늄(Ti)/티타늄 나이트라이드(TiN)로 이루어진 제2 장벽 금속층(112)을 형성한다. 제2 장벽 금속층(112)은 그 상부에 형성되는 상부 배선층(114)이 비어 플러그(110)과 반응하여 원하지 않는 반응 생성물을 형성하는 것을 방지하며, 특정 영역에서는 그 표면이 오픈되어 퓨즈로 제공된다.
결과물의 상부에 플라즈마-증대 화학 기상 증착(PECVD) 방식으로 산화물, 예컨대 TEOS를 증착하여 제1 보호층(116)을 형성한다. 제1 보호층(116)의 상부에 PECVD 방식으로 질화물(SiN)을 증착하여 제2 보호층(118)을 형성한다.
이어서, 제2 보호층(118)의 상부에 포토레지스트막(도시하지 않음)을 도포한 후 이를 노광 및 패터닝하여 도 4에 도시한 바와 같이 퓨즈 오픈부(120)를 정의한다. 패터닝된 포토레지스트막을 식각 마스크로 이용하여 제2 보호층(118) 및 제1 보호층(116)을 건식 식각한 후, 포토레지스트막을 에싱 및 스트립 방법으로 제거한다. 이때, 퓨즈 오픈부(120)와 비어(108) 간의 거리(도 4의 d2)가 배선층(114)의 두께의 2∼3배 정도가 되도록 한다.
도 6을 참조하면, 패터닝된 제2 및 제1 보호층(118, 116)을 식각 마스크로 사용하면서, 퓨즈용 제2 장벽 금속층(112)과 상부 배선층(114) 간에 선택비를 갖는 케미칼 에천트(chemical etant)를 이용한 습식 식각 방법으로 노출된 상부 배선층(114)을 제거함으로써 제2 장벽 금속층(112)의 퓨즈 부위를 오픈시킨다. 이때, 제1 보호층(116) 밑의 상부 배선층(114)이 언더컷(under-cut)되지만, 퓨즈 오픈부(120)와 비어(108) 간의 거리(d2)가 충분히 확보되어 있으므로 비어 플러그(110)가 드러나지 않는다.
도 7 내지 도 9는 도 4의 B-B' 선에 따른, 본 발명의 제2 실시예에 의한 반도체 장치의 퓨즈 형성방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 퓨즈용 제2 장벽 금속층(112) 및 상부 배선층(114)을 형성한 후, 결과물의 상부에 플라즈마-증대 화학 기상 증착(PECVD) 방식으로 산화물, 예컨대 TEOS를 3000Å 이상의 두께로 증착하여 제1 보호층(116)을 형성한다. 이어서, 제1 보호층(116)의 상부에 포토레지스트막(도시하지 않음)을 도포한 후 이를 노광 및 패터닝하여 도 4에 도시한 바와 같이 퓨즈 오픈부(120)를 정의한다. 패터닝된 포토레지스트막을 식각 마스크로 이용하여 제1 보호층(116)을 건식 식각한 후, 포토레지스트막을 에싱 및 스트립 방법으로 제거한다. 이때, 퓨즈 오픈부(120)와 비어(108) 간의 거리(도 4의 d2)가 배선층(114)의 두께의 2∼3배 정도가 되도록 한다.
도 8을 참조하면, 패터닝된 제1 보호층(116)을 식각 마스크로 사용하면서, 퓨즈용 제2 장벽 금속층(112)과 상부 배선층(114) 간에 선택비를 갖는 케미칼 에천트를 이용한 습식 식각 방법으로 노출된 상부 배선층(114)을 제거함으로써 제2 장벽 금속층(112)의 퓨즈 부위를 오픈시킨다. 이때, 제1 보호층(116) 밑의 상부 배선층(114)도 화학적으로 손상받아 식각되지만, 퓨즈 오픈부(120)와 비어(108) 간의 거리가 충분히 확보되어 있으므로 비어 플러그(110)가 드러나지 않는다.
도 9를 참조하면, 퓨즈 부위가 오픈된 결과물의 상부에 PECVD 방식으로 질화물(SiN)을 8000Å 이하의 두께로 증착하여 제2 보호층(118)을 형성한다. 제2 보호층(118)은 후속하는 레이저 수리 공정시 인접하는 퓨즈 간에 쇼트(short)가 발생하는 것을 방지하는 역할을 한다.
상술한 바와 같이 본 발명에 의하면, 퓨즈 오픈부와 비어 간의 거리를 배선층의 두께와 관련하여 적정 값으로 유지시킴으로써 퓨즈 부위를 오픈하기 위한 식각 공정시 비어를 매립하고 있는 비어 플러그가 노출되지 않도록 한다. 따라서, 후속의 스트립 공정시 비어 플러그가 손상되어 콘택 불량이 일어나는 것을 방지할 수 있다.
또한, 퓨즈 부위를 오픈시킨 후 보호층을 형성함으로써, 후속하는 레이저 수리 공정시 인접하는 퓨즈 간에 쇼트가 발생하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 반도체 기판의 상부에 형성된 제1 배선층;
    상기 제1 배선층의 상부에 형성되며 상기 제1 배선층을 노출시키는 비어를 갖는 층간 절연막;
    상기 비어를 매립하는 비어 플러그;
    상기 비어 플러그 및 상기 층간 절연막의 상부에 순차적으로 형성된 금속층 및 제2 배선층; 그리고
    상기 비어로부터 상기 제2 배선층의 두께의 2배 이상의 거리로 이격되어 상기 금속층과 연결된 퓨즈를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 배선층의 상부에 형성되며 상기 퓨즈를 노출시키는 제1 보호층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 보호층의 상부에 형성된 제2 보호층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제2 보호층은 상기 제1 보호층, 상기 제2 배선층, 상기 금속층 및 상기 퓨즈를 감싸도록 형성된 것을 특징으로 하는 반도체 장치.
  5. 다수의 배선층들이 비어로 연결되는 반도체 장치의 제조 방법에 있어서,
    상기 비어의 상부에 퓨즈용 금속층 및 배선층을 차례로 형성하는 단계;
    상기 배선층의 상부에 제1 보호층을 형성하는 단계;
    상기 비어로부터 상기 배선층의 두께의 2배 이상의 거리로 이격되는 퓨즈 영역을 정의하기 위하여 상기 제1 보호층을 패터닝하는 단계;
    상기 패터닝된 제1 보호층을 마스크로 이용하여 상기 배선층을 습식 식각함으로써 상기 퓨즈용 금속층의 퓨즈 부위를 오픈시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 퓨즈용 금속층은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)을 적층하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 배선층의 습식 식각은 상기 퓨즈용 금속층과 배선층 간에 선택비를 갖는 케미칼 에천트를 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 제1 보호층은 3000Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서, 상기 퓨즈 부위를 오픈시키는 단계 후, 상기 결과물의 상부에 제2 보호층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서, 상기 제1 보호층을 형성하는 단계 후, 상기 제1 보호층의 상부에 제2 보호층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 제2 보호층은 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항 또는 제10항에 있어서, 상기 제2 보호층은 8000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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