KR100889646B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR100889646B1
KR100889646B1 KR1020070006037A KR20070006037A KR100889646B1 KR 100889646 B1 KR100889646 B1 KR 100889646B1 KR 1020070006037 A KR1020070006037 A KR 1020070006037A KR 20070006037 A KR20070006037 A KR 20070006037A KR 100889646 B1 KR100889646 B1 KR 100889646B1
Authority
KR
South Korea
Prior art keywords
conductive line
line
layout
end side
semiconductor integrated
Prior art date
Application number
KR1020070006037A
Other languages
English (en)
Other versions
KR20070077118A (ko
Inventor
요시꼬 가또
시게루 이시바시
미쯔히로 노구찌
도시끼 히사다
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20070077118A publication Critical patent/KR20070077118A/ko
Application granted granted Critical
Publication of KR100889646B1 publication Critical patent/KR100889646B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 집적 회로는, 소자로 구성된 셀 어레이(11), 셀 어레이에 배치된 라인 및 스페이스 패턴을 갖는 도전선(WL11, ... WL1n), 도전선(WL11, ... WL1n)보다 상부에 형성된 접속선(L11, ... L1n), 및 도전선(WL11, ... WL1n)과 접속선(L11, ... L1n)을 접속시키는 컨택 홀(CS11, ... CS1n)을 포함한다. 도전선(WL11, ... WL1n)의 일 말단측은, 도전선(WL11, ... WL1n) 중 하나로부터 다른 도전선으로 진행할 때, 셀 어레이의 일 말단으로부터 순차적으로 이격되고, 컨택 홀(CS11, ... CS1n)은 도전선(WL11, ... WL1n)의 일 말단측에 배치되고, 컨택 홀(CS11, ... CS1n)의 크기는 도전선(WL11, ... WL1n)의 폭보다 더 크다.
Figure R1020070006037
NAND형 플래시 메모리, 셀 어레이, 도전선, 컨택 홀, 라인 및 스페이스 패턴

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 NAND형 플래시 메모리의 원리부를 도시하는 블록도.
도 2는 메모리 셀 어레이부의 레이아웃을 도시하는 도면.
도 3은 셀 유닛의 레이아웃을 도시하는 도면.
도 4는 메모리 셀 어레이부의 일 회로예를 도시하는 도면.
도 5는 참조예로서의 레이아웃을 도시하는 도면.
도 6은 워드선과 접속선 간의 컨택부를 도시하는 도면.
도 7은 제1 실시예로서의 레이아웃을 도시하는 도면.
도 8은 워드선과 접속선 간의 컨택부를 도시하는 도면.
도 9는 워드선과 접속선 간의 컨택부를 도시하는 도면.
도 10은 제2 실시예로서의 레이아웃을 도시하는 도면.
도 11은 도 10의 ⅩⅠ-ⅩⅠ 선에 따른 단면도.
도 12는 도 10의 ⅩⅡ-ⅩⅡ 선에 따른 단면도.
도 13은 도 10의 ⅩⅢ-ⅩⅢ 선에 따른 단면도.
도 14는 제3 실시예로서의 레이아웃을 도시하는 도면.
도 15는 제3 실시예로서의 레이아웃을 도시하는 도면.
도 16은 제4 실시예로서의 레이아웃을 도시하는 도면.
도 17은 제4 실시예로서의 레이아웃을 도시하는 도면.
도 18은 컨택부의 단면 형태를 도시하는 도면.
도 19는 컨택부의 단면 형태를 도시하는 도면.
도 20은 컨택부의 단면 형태를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : 데이터 래치 회로
13 : 입/출력 버퍼
14 : 어드레스 버퍼
15 : 로우 디코더
16 : 컬럼 디코더
17 : 워드선 드라이버
18 : 기판 전압 제어 회로
19 : 전압 발생 회로
20 : 제어 회로
21 : 셀 유닛
본 발명은, 예를 들어, 큰 메모리 용량을 갖는 반도체 메모리에서 사용되는 라인 및 스페이스 패턴을 갖는 도전선의 레이아웃에 관한 것이다.
최근에, NAND형 플래시 메모리를 주 메모리로 사용하는 다수의 전자 장치들이 상품화되어 왔다. 한편, 전자 장치의 기능이 증가함에 따라 NAND형 플래시 메모리의 저장 용량의 증가가 문제시되고 있다.
저장 용량이 증가하면, 칩 레이아웃이 매우 중요하다. 예를 들어, 메모리 셀의 소형화가 현저히 진행되더라도, 도전선의 단선, 단락 등과 같은 문제점을 제거하면서 신뢰도를 향상시키기 위해서, 도전선 또는 컨택 홀의 사이즈 또는 피치가 포토리소그래피(photolithography) 배열에서의 편이를 고려해서 결정되어야만 한다(일본 특허 출원 KOKAI 공개 번호 2002-151601).
특히, 워드선이 라인 및 스페이스 패턴에 의해 최소 프로세싱 크기(피처 크기(feature size))로 형성되더라도, 워드선을 워드선 드라이버에 접속시키기 위해서, 예를 들어, 금속으로 된 접속선을 제공할 필요가 있다. 따라서, 워드선 및 접속선을 접속하는 접속 영역의 레이아웃에 관한 연구는 칩 크기의 축소, 및 저장 용량의 증가를 위해서 필수적이다.
유사하게, 이러한 문제는 NAND형 플래시 메모리에 추가로 큰 메모리 용량을 갖는 반도체 메모리에서 발생한다.
본 발명에 따른 반도체 집적 회로는, 소자로 구성된 셀 어레이, 셀 어레이에 배치된 라인 및 스페이스 패턴을 갖는 도전선, 도전선보다 상부에 형성된 접속선, 및 도전선과 접속선을 접속시키는 컨택 홀을 포함한다. 도전선의 일 말단측은, 도 전선 중 하나로부터 다른 도전선으로 진행할 때, 셀 어레이의 말단으로부터 순차적으로 이격되고, 컨택 홀은 도전선의 일 말단측에 배치되고, 컨택 홀의 크기는 도전선의 폭보다 더 크다.
본 발명의 일 양상의 반도체 집적 회로는 첨부 도면을 참조하여 다음에서 상세하게 기술될 것이다.
1. 개요
본 발명의 일 예는, 메모리 셀 어레이에 배치된 라인 및 스페이스 패턴을 갖는 워드선, 비트선, 등과 같은 도전선의 레이아웃에 관한 것이다. 특히, 도전선의 일 말단측은, 도전선 중 하나로부터 다른 도전선으로 진행할 때, 메모리 셀 어레이의 일 말단으로부터 순차적으로 이격되도록 설계된다.
예를 들어, 메모리 셀 어레이가 블록으로 구성되면, 이러한 레이아웃은 모든 블록마다 적용된다. 따라서, 메모리 셀 어레이는 전체적으로, 도전선의 일 말단측이 톱(saw)의 절단 에지가 되는 형태를 갖는다. 따라서, 대각선 부(diagonal part)가 에지로서 고려되면, 이 형태는 단일-에지형으로 고려될 수 있고, 따라서 이하에서는 이러한 도전선의 패턴이 단일-에지형으로 지칭된다.
또한, 도전 선의 폭 보다 크기가 큰 컨택 홀이 도전선의 일 말단측에 배치된다. 이러한 컨택 홀은 도전선과 접속선 사이에 배치되고, 접속선은 도전선을 구동하기 위한 드라이버에 접속된다.
본 명세서에서, 컨택 홀의 형태를 원형으로 가정하면, 컨택 홀의 크기는 원 의 직경이 된다. 또한, 컨택 홀의 형태를 정사각형으로 가정하면, 컨택 홀의 크기는 정사각형의 일 면의 길이로서 정의되고, 컨택 홀의 형태를 직사각형으로 가정하면, 컨택 홀의 크기는 직사각형의 긴 면의 길이로서 정의되고, 컨택 홀의 형태를 타원형으로 가정하면, 컨택 홀의 크기는 장축의 길이로서 정의되고, 컨택 홀의 형태를 다른 형태로 가정하면, 컨택 홀의 크기는 그 형태의 최대 폭으로 정의된다.
이러한 레이아웃은 메모리 셀의 소형화에 유효하기 때문에, 칩 크기의 축소와 함께 저장 용량의 증가를 실현할 수 있게 된다.
또한, 포토리소그래피에서 배열의 편이가 발생하더라도, 컨택 홀의 중심점은, 도전선의 일 말단측이 도전선의 중심선에 대해 메모리 셀 어레이의 일 말단에 접근하는 측으로 점차적으로 이동될 수 있고, 도전선의 단선, 단락 등과 같은 문제점을 방지하면서 높은 신뢰도를 갖는 반도체 메모리를 실현할 수 있다.
또한, 최소 프로세싱 크기(피처 크기) 보다 작은 컨택 홀을 형성할 필요가 없기 때문에, 제조 프로세스가 간소화된다.
2. 실시예
다음으로, 일 예로서 NAND형 플래시 메모리를 사용하는 실시예가 기술될 것이다.
(1) 개략도
도 1은 NAND형 플래시 메모리의 개략도를 도시한다.
메모리 셀 어레이(11)는 블록 BK1, BK2, ... BKj로 구성된다. 각 블록 BK1, BK2, ... BKj는 셀 유닛을 갖고, 각 셀 유닛은 메모리 셀에 연속적으로 접속되어 구성된 NAND 스트링과, 양 말단이 하나씩 접속된 2개의 선택 게이트 트랜지스터로 구성된다.
데이터 래치 회로(12)는 판독/기입 시간에서 일시적으로 데이터를 래치하는 기능을 가지며, 예를 들어, 플립-플롭 회로로 구성된다. 입/출력(I/O) 버퍼(13)는 데이터의 인터페이스 회로로서 기능하고, 어드레스 버퍼(14)는 어드레스 신호의 인터페이스 회로로서 기능한다.
로우(row) 디코더(15) 및 컬럼(column) 디코더(16)는 어드레스 신호에 기초하여 메모리 셀 어레이(11)내의 메모리 셀을 선택한다. 워드선 드라이버(17)는 선택된 블록내의 선택된 워드선을 구동한다.
기판 전압 제어 회로(18)는 기판의 전압을 제어한다. 구체적으로, n형 웰 영역 및 p형 웰 영역으로 구성된 2중 웰 영역 p형 반도체 기판내에 형성되고, 메모리 셀이 p형 웰 영역내에 형성될 때, 기판 전압 제어 회로는 동작 모드에 따라 p형 웰 영역의 전압을 제어한다.
예를 들어, 기판 전압 제어 회로(18)는 판독/기입 시에 p형 웰 영역을 0V로 설정하고, 삭제 시에 p형 웰 영역을 15V 이상 40V 이하의 전압으로 설정한다.
전압 발생 회로(19)는 선택된 블록내의 워드선에 공급될 전압을 발생시킨다.
예를 들어, 전압 발생 회로(19)는 판독 시에 판독 전압 및 중간 전압을 발생시킨다. 판독 전압은 선택된 블록내의 선택된 워드선에 인가되고, 중간 전압은 선택된 블록내의 비-선택된 워드선에 인가된다.
또한, 기입 시에, 전압 발생 회로(19)는 기입 전압 및 중간 전압을 발생시킨 다. 기입 전압은 선택된 블록내의 선택된 워드선에 인가되고, 중간 전압은 선택된 블록내의 비-선택된 워드선에 인가된다.
제어 회로(20)는, 예를 들어 기판 전압 제어 회로(18) 및 전압 발생 회로(19)의 동작을 제어한다.
(2) 메모리 셀 어레이부의 레이아웃
도 2는 NAND형 플래시 메모리의 메모리 셀 어레이부의 레이아웃을 도시한다.
메모리 셀 어레이(11)내의 블록 BK1, BK2, BK3, BK4, ...은 y-방향으로 배치된다. 각 블록 BK1, BK2, BK3, BK4, ...은 x-방향으로 배치된 셀 유닛(21)을 갖는다.
셀 유닛(21)은 예를 들어, 도 3에 도시된 바와 같이 레이아웃된다. 즉, 셀 유닛(21)은 y-방향의 액티브 영역 AA내에 배치된다. 메모리 셀 MC은 NAND 스트링을 구성하면서 y-방향으로 연속적으로 접속된다. 선택 게이트 트랜지스터 ST는 각각 NAND 스트링의 양 말단에 접속된다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...은 x-방향으로 확장되고, 비트선 BL1, BL2, ... BL(m-1), BLm은 y-방향으로 확장된다.
워드선 드라이버(17)(DRV1, DRV2, DRV3, DRV4, ...)는 블록 BK1, BK2, BK3, BK4, ...에 대응한다. 그러나, 하나의 워드선 드라이버가 일 블록의 y-방향 폭내에서 수용되는 것은 어렵기 때문에, 워드선 드라이버는 메모리 셀 어레이(11)의 양 말단에 각각 평행하게 배치된다.
로우 디코더(15)(RD1, RD2, RD3, RD4, ...)는 로우 어드레스 신호를 디코딩하여, 디코딩된 신호 RDECI1, RDECI2, RDECI3, RDECI4, ...를 출력한다.
디코딩된 신호 RDECI1, RDECI2, RDECI3, RDECI4, ...는 워드선 드라이버(17)(DRV1, DRV2, DRV3, DRV4, ...)에 입력된다.
(3) 회로예
도 4는 NAND형 플래시 메모리의 메모리 셀 어레이부의 회로예를 도시한다.
도 4에서 나타내는 바와 같이, 워드선 드라이버 DRV1를 구성하는 트랜지스터의 수는 매우 크다. 또한, 워드선 드라이버 DRV1의 메모리 셀 보다 크기가 더 큰 고 내전압(withstanding voltage) 트랜지스터를 제공하여, 기입시에 고전압을 견딜 수 있도록 할 필요가 있다.
따라서, 도 2에 도시된 바와 같은 레이아웃을 적용하면, 메모리 셀 어레이의 주변 회로를 효과적으로 배치하면서, 칩 크기의 축소와 함께 저장 용량의 증가를 효과적으로 달성할 수 있다.
(4) 워드선 레이아웃의 제1 예
도 5는 참조 예로서 워드선 레이아웃의 제1 예를 도시한다.
메모리 셀 어레이(11)내의 블록 BK1, BK2, BK3, BK4, ...은 y-방향으로 배치된다. 각 블록 BK1, BK2, BK3, BK4, ...은 x-방향으로 배치된 셀 유닛을 갖는다. 예를 들어, 도 3에 도시된 바와 같은 레이아웃을 갖는 셀 유닛은 액티브 영역 AA내에 배치된다.
메모리 셀 어레이(11)의 x-방향의 일 말단에 가장 근접한 액티브 영역, 또는 액티브 영역 AA 중 추가의 액티브 영역은 데이터 저장을 위해 사용되지 않는 더미(dummy) 액티브 영역 AA(DUMMY)이다.
더미 액티브 영역 AA(DUMMY)에도 셀 유닛이 형성된다. 그러나, 이 셀 유닛은 더미이다. 이러한 더미 셀 유닛을 제공하는 이유는, 라인 및 스페이스 패턴의 말단에서 가장 큰 왜곡이 발생하고, 더미 셀 유닛이 없으면, 메모리 셀의 특성이 열화하기 때문이다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...은 메모리 셀 어레이(11)에서 x-방향으로 확장되고, 이 워드선의 일 말단측 및 다른쪽 말단측은, 메모리 셀 어레이(11)와 워드선 드라이버 DRV1, ... 사이의 접속 영역(22)내에 존재한다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...을 워드선 드라이버 DRV1, ...에 접속하기 위한 접속선 L11, L12, ... L1(n-1), L1n, ...은 접속 영역(22)내에 배치된다.
접속선 L11, L12, ... L1(n-1), L1n, ...의 폭은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측에 배치된다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 크기는 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
이 때문에, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 배열 편이를 고려해서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측에 프린 지(fringe)가 제공된다.
이 경우에, 예를 들어 도 6에 도시된 바와 같이, 메모리 셀 MC이 소형화되어, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭이 좁아지더라도, 라인 및 스페이스 패턴이 유지되는 한, 피치 P1는 접속선 L11, L12, ... L1(n-1), L1n, ...의 피치 P2에 의해 제한되기 때문에, 워드선의 피치 P1는 충분히 좁아질 수 없다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 피치 P1(=P2)가 강제로 좁아진다면, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ... 또는 접속선 L11, L12, ... L1(n-1), L1n, ...의 배열에서 편이가 발생할 때, 단선, 단락 등의 문제점이 발생한다.
따라서, 이러한 워드선 레이아웃은 메모리 셀 어레이(11)의 y-방향의 폭을 충분히 좁게 할 수 없고, 이에 따라, 칩 크기를 축소시키고, 또한 저장 용량을 증가시키는 것이 어렵다.
(5) 워드선 레이아웃의 제2 예
도 7은 워드선 레이아웃의 제2 예를 도시한다.
제2 예는 제1 실시예에 관련된 레이아웃이다.
메모리 셀 어레이(11)내의 블록 BK1, BK2, BK3, BK4, ...은 y-방향으로 배치된다. 각 블록 BK1, BK2, BK3, BK4, ...은 x-방향으로 배치된 셀 유닛을 갖는다. 예를 들어, 도 3에 도시된 레이아웃을 갖는 셀 유닛은 액티브 영역 AA내에 배치된다.
액티브 영역들 AA 중, 메모리 셀 어레이(11)의 x-방향의 일 말단에 가장 근 접한 하나 이상의 액티브 영역은 데이터 저장을 위해 사용되지 않는 더미 액티브 영역 AA(DUMMY)이다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...은 메모리 셀 어레이(11)에서 x-방향으로 확장되고, 이 워드선의 일 말단측 및 다른쪽 말단측은, 메모리 셀 어레이(11)와 워드선 드라이버 DRV1, ... 사이의 접속 영역(22)내에 존재한다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측은 접속 영역(22)내의 단일-에지 형태를 갖는다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...을 워드선 드라이버 DRV1, ...에 접속하기 위한 접속선 L11, L12, ... L1(n-1), L1n, ...은 접속 영역(22)내에 배치된다.
접속선 L11, L12, ... L1(n-1), L1n, ...의 폭은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측에 배치된다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 크기는 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
또한, 도 8에 도시된 바와 같이, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 각 중심점은, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측이 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 각 중심선에 대해 메모리 셀 어레이(11)의 일 말단에 접근하는 측으로 점차적으로 이동된다.
각 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...이 이동되는 이러한 일 측은 워드선이 존재하지 않는 영역이다. 따라서, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 크기가 커질 수 있는 구조가 제공되고, 배열이 편이되더라도 단선, 단락 등과 같은 문제점이 발생하지 않는다.
따라서, 제2 예에서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측을 단일-에지 형태로 형성하는 것에 의해 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 크기가 커지더라도, 포토리소그래피의 배열 편이에 의해 야기되는 단선, 단락 등과 같은 문제점이 발생하지 않는다.
부수적으로, 제2 예에 따라서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 만이 단일-에지 형태로 형성되어도, 원래 목적을 달성할 수 있다. 그러나, 라인 및 스페이스 패턴은, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측 모두를 단일-에지 형태로 형성하는 것에 의해 좌우 대칭이 되기 때문에, 제2 예의 레이아웃은 디멘젼 변동의 방지 또는 설계의 간단화 등에 매우 효과적이다.
또한, 도 9에 도시된 바와 같이, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 배열 편이를 고려해서, 단일-에지 형태를 갖는 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측에 프린지를 제공할 수 있다.
상술한 바와 같이 제2 예의 워드선 레이아웃에 따르면, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...과 관련하여, 라인 및 스페이스 패턴을 유지하면서 접속선 L11, L12, ... L1(n-1), L1n, ...의 피치 P2에 의해 제한받지 않으면서, 워 드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 피치 P1를 좁게 할 수 있다.
따라서, 메모리 셀 어레이(11)의 y-방향의 폭을 충분히 좁게 할 수 있고, 칩 크기의 축소와 함께 저장 용량의 증가를 달성할 수 있다.
또한, 반대로, 접속선 L11, L12, ... L1(n-1), L1n, ...의 피치 P2와 관련하여, 피치 P2를 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 피치 P1의 약 2배로 넓힐 수 있기 때문에, 접속선 L11, L12, ... L1(n-1), L1n, ... 프로세스의 간단화에 도움이 될 수 있다.
(6) 워드선 레이아웃의 제3 예
도 10은 워드선 레이아웃의 제3 예를 도시한다.
제3 예는 제2 실시예에 관련된 레이아웃이다. 제3 예의 레이아웃은, 제2 예의 레이아웃과 비교하여, 더미 워드선(23)이 추가로 부가된 것을 제외하고는 제2 예의 레이아웃과 동일하다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측은, 제2 예와 유사하게 접속 영역(22)내의 단일-에지 형태를 갖는다.
워드 선 WL11, WL12, ... WL1(n-1), WL1n, ...과 동일한 폭을 갖는 더미 워드선(23)이, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측으로부터 원심 말단(distal end)에 더 배치된다.
더미 워드선(23)은, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...에 배치된 층간 절연층의 표면의 평탄화를 실현하기 위해 제공된다.
구체적으로, 더미 워드선(23)이 제공되지 않으면, 그 위치에 오목부(recess) 가 형성되고, 층간 절연층의 표면에 단(step)이 생성된다. 결과적으로, 예를 들어, 층간 절연층 상에 배치된 접속선 L11, L12, ... L1(n-1), L1n, ...의 형태 변동 문제, 또는, 최악의 경우 단선, 단락 등이 발생한다.
특히, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측이 단일-에지 형태로 형성되는 경우에, 이러한 더미 워드선(23)을 제공하는 것은 상기 문제점을 해결하기 위한 매우 효과적인 방법이다.
부수적으로, 단일-에지 형태의 워드선과 더미 워드선을 결합할 때, 칩 레이아웃으로서, 메모리 셀 어레이(11)의 일 말단으로부터 그에 가장 근접한 더미 워드선(23)까지의 거리 X1는, 더미 워드선(23)이 형성된 영역의 피치 X2보다 짧다.
도 11은 도 10의 ⅩⅠ-ⅩⅠ 선에 따른 단면도를 도시하고, 도 12는 도 10의 ⅩⅡ-ⅩⅡ 선에 따른 단면도를 도시하고, 도 13은 도 10의 ⅩⅢ-ⅩⅢ 선에 따른 단면도를 도시한다.
워드선 WL21, WL22, ... WL2(n-1), WL2n, ...은 라인 및 스페이스 패턴에 따라 규칙적으로 배열된다. 유사하게, 더미 워드선 WL21(DUMMY), WL22(DUMMY), ...이 또한 워드선 WL21, WL22, ... WL2(n-1), WL2n, ...과 동일한 폭 및 피치로 규칙적으로 배열된다.
이러한 워드선 레이아웃에 따라서, 더미 워드선(23)을 제공함으로써 워드선 WL11, WL12, ... WL1(n-1), WL1n, ... 보다 상부에 형성된 도전선의 신뢰도가 향상될 수 있다.
또한, 제2 예와 유사하게, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...과 관련하여, 라인 및 스페이스 패턴을 유지하면서 이 워드선의 피치 P1를 좁게 할 수 있다. 따라서, 메모리 셀 어레이(11)의 y-방향의 폭을 충분히 좁게 할 수 있고, 칩 크기의 축소와 함께 저장 용량의 증가를 달성할 수 있다.
(7) 워드선 레이아웃의 제4 예
도 14 및 15는 워드선 레이아웃의 제4 예를 도시한다.
제4 예는 제3 실시예에 관련된 레이아웃이다. 제4 예의 레이아웃은, 제3 예의 레이아웃과 비교하여, 워드선의 접속선이 접속되지 않은 말단측, 즉, 워드선의 다른쪽 말단측의 레이아웃이 제3 예와 다르다는 것을 제외하고는 제3 예의 레이아웃과 동일하다.
상술한 제2 예 및 제3 예에서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측은 모두 단일-에지 형태를 갖는다.
이러한 레이아웃은, 이미 상술한 바와 같이, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 패턴을 좌우 대칭 형태로 형성함으로써, 라인 및 스페이스의 주기적 동요에 의해 야기되는 디멘젼 변동을 방지할 수 있기 때문에 적용된다.
또한, 이러한 레이아웃이 적용되면, 접속선 L11, L12, ... L1(n-1), L1n, ...의 레이아웃을 변경하지 않고, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측 중 하나로부터 라인을 뽑아 낼 수 있으며, 따라서 설계의 자유도가 증가한다.
반면에, 도 14의 레이아웃에서는, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측이 단일-에지 형태를 갖더라도, 이 워드선의 다른쪽 말단측이 메모리 셀 어레이(11)의 일 말단으로부터 동일한 거리를 갖는다.
이러한 레이아웃에서도, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측이 단일-에지 형태를 가질 수 있기 때문에, 상술한 제2 및 제3 예와 동일한 효과를 얻을 수 있다.
또한, 도 15의 레이아웃에서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측이 모두 단일-에지 형태를 갖더라도, 단일-에지 형태의 방향은 서로 반대가 된다.
이러한 레이아웃을 적용하면, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 길이는 동일하게 된다. 따라서, 기생 용량에 의해 발생하는 신호 지연량이 또한 동일하게 되고, 이에 따라 동작 특성이 개선된다.
(8) 워드선 레이아웃의 제5 예
도 16은 워드선 레이아웃의 제5 예를 도시한다.
제5 예는 제4 실시예에 관련된 레이아웃이다.
상술한 제2 예 및 제3 예에서, 워드선의 리딩 아웃(leading out) 방향, 즉, 워드선과 접속선 간의 컨택부는 일 블록마다 횡방향으로 교체된다. 한편, 워드선의 리딩 아웃 방향은 매 복수의 블록에서 횡방향으로 교체될 수 있다.
제5 예는, 워드선의 리딩 아웃 방향이 메모리 셀 어레이(11)의 2 블록마다 횡방향으로 교체되는 예를 기술한다.
메모리 셀 어레이(11)의 블록 BK1, BK2, BK3, BK4, ...은 y-방향으로 배치된다. 각 블록 BK1, BK2, BK3, BK4, ...은 x-방향으로 배치된 셀 유닛을 갖는다. 예를 들어, 도 3에 도시된 레이아웃을 갖는 셀 유닛은 액티브 영역 AA내에 배치된다.
액티브 영역 AA 중, 메모리 셀 어레이(11)의 x-방향의 일 말단에 가장 근접한 하나 이상의 액티브 영역은 데이터 저장을 위해 사용되지 않는 더미 액티브 영역 AA(DUMMY)이다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...은 메모리 셀 어레이(11)에서 x-방향으로 확장되고, 워드선의 일 말단측 및 다른쪽 말단측은 메모리 셀 어레이(11)와 워드선 드라이버 DRV1, ... 간의 접속 영역(22)에 존재한다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측은 접속 영역(22)내의 단일-에지 형태를 갖는다.
부수적으로, 도 17에 도시된 바와 같이, 단일-에지의 방향이 2개 블록에 근접하여 수직으로 서로 대향하도록 하면서, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측은 전체적으로 메모리 셀 어레이(11)의 양면(double-sided) 에지 형태가 될 수 있다.
워드선 WL11, WL12, ... WL1(n-1), WL1n, ...을 워드선 드라이버 DRV1, ...에 접속하기 위한 접속선 L11, L12, ... L1(n-1), L1n, ...은 접속 영역(22)내에 배치된다.
접속선 L11, L12, ... L1(n-1), L1n, ...의 폭은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...은 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측에 배치된다.
컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 크기는 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 폭보다 크다.
또한, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 각 중심점은, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측이 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 각 중심선에 대해 메모리 셀 어레이(11)의 일 말단에 접근하는 측으로 점차적으로 이동된다.
따라서, 컨택 홀 CS11, CS12, ... CS1(n-1), CS1n, ...의 직경이, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 일 말단측 및 다른쪽 말단측을 단일-에지 형태 또는 양면 에지 형태로 형성하는 것에 의해 커지더라도, 포토리소그래피의 배열 편이에 의해 야기되는 단선 및 단락은 발생하지 않는다.
또한, 워드선 WL11, WL12, ... WL1(n-1), WL1n, ...의 리딩 아웃 방향이 메모리 셀 어레이(11)의 매 2개의 블록마다 횡방향으로 교체되기 때문에, 2개 블록 간의 배선 레이아웃 등의 간단화, 또는 트랜지스터 공유를 실현할 수 있고, 이에 따라, 주변 회로로서 워드선 드라이버의 영역 감소에 기여할 수 있다.
(9) 컨택부의 단면 형태
도 18은 워드선과 접속선 간의 컨택부의 단면 형태를 도시한다.
STI(shallow trench isolation) 구조의 소자 분리 절연층이 반도체 기판(31)내에 형성된다. 소자 분리 절연층(32)은 예를 들어, 산화실리콘으로 구성되고, 그 두께는 0.1 내지 0.5㎛의 범위로 설정된다.
워드선 WL1(n-1), WL1n은, 소자 분리 절연층(32) 상에 소위 IPD(폴리실리콘 간 유전체;inter polysilicon dielectric) 층(33)을 통해서 형성된다. 페이퍼 면(x-방향)에 대해 수직 방향으로 확장된 워드선 WL1(n-1), WL1n은 메모리 셀의 제어 게이트 전극이 되고, 워드선 WL1(n-1), WL1n은 예를 들어, 불순물을 포함하는 도전성 폴리실리콘으로 구성된다.
예를 들어, 산화실리콘 등의 절연층(34)은 워드선들 WL1(n-1), WL1n 간에 채워진다.
에칭 차단층(35)은 소자 분리 절연층(32) 및 워드선 WL1(n-1), WL1n 상에 형성된다. 예를 들어, 산화실리콘 등으로 구성된 절연층(36, 37)은 에칭 차단층(35) 상에 형성된다.
컨택 홀 CS1n은 절연층(36, 37) 상에 형성되고, 접속선 L1n을 구성하는 도전층은 컨택 홀 CS1n내에 채워진다.
에칭 차단층(35)은 30㎚ 이하의 두께로, 예를 들어, SiN, SiON 등과 같은 절연층으로 구성된다. 에칭 차단층(35)은, 절연층(36, 37)을 에칭하면서 컨택 홀 CS1n을 형성할 때, 에칭 스토퍼(stopper)로서 기능한다.
에칭 차단층(35)이 존재하기 때문에, 기본적으로 소자 분리 절연층(32)이 크게 깍이는 것을 방지하고, 컨택 홀 CS1n을 형성할 때, 소자 분리 절연층(32)을 통과하여 반도체 기판(31)을 관통하는 것을 방지할 수 있다.
본 명세서에서는, 도 18의 단면도에서, 컨택 홀 CS1n과 워드선 WL1n 간의 배열의 편이가 없다고 가정한다.
컨택 홀 CS1n이 워드선 WL1(n-1)에 대향하는 위치로 편이되는 경우에, 단면도는 도 19에 도시된 상태가 된다. 그러나, 그 위치에 또 다른 워드선이 존재하지 않기 때문에, 워드선 WL1n과 접속선 L1n 간의 접촉이 보장되는 한, 큰 문제는 발생하지 않는다.
또한, 컨택 홀 CS1n이 워드선 WL1(n-1)으로 편이되는 경우에, 단면은 도 20에 도시된 상태가 된다. 그러나, 컨택 홀 CS1n의 중심점이 처음부터 워드선 WL1(n-1)의 중심선에 대해 워드선 WL1(n-1)에 대향하는 위치로 편이되기 때문에, 접속선 L1n은 워드선 WL1(n-1)과 접촉하게 되지 않는다.
우연히, 포토리소그래피의 광 노출의 변동, 또는 컨택 홀 CS1n을 형성할 때 워크 변환(work conversion) 차의 변동에 따라 컨택 홀 CS1n의 크기가 Δd 만큼만 변하더라도, 컨택 홀 CS1n의 중심점이 워드선 WL1(n-1)의 중심선에 대해 워드선 WL1(n-1)에 대향하는 위치로 편이되도록 하는 식으로 이 변동량 Δd를 제거할 수 있다.
유사하게, 예를 들어, 포토리소그래피의 광 노출의 변동, 또는 워드선 WL1n의 워크 변환 차의 변동에 따라 워드선 WL1n의 폭이 Δd 만큼만 변하더라도, 컨택 홀 CS1n의 중심점이 워드선 WL1(n-1)의 중심선에 대해 워드선 WL1(n-1)에 대향하는 위치로 편이되도록 하는 식으로 이 변동량 Δd를 제거할 수 있다.
또한, 본 발명의 예에서, 프린지가 워드선 WL1n의 일 말단측에 반드시 제공되는 것은 아니기 때문에, 간단한 라인 및 스페이스 패턴으로 워드선의 패터닝을 수행할 수 있다. 따라서, 포토리소그래피의 콘트라스트(contrast) 향상으로 인한 워드선 WL1n의 폭의 변동을 억제할 수 있다.
따라서, 본 발명의 예에 따라, 이웃하는 워드선들 간의 단락은 거의 발생하지 않고, 안정된 형태의 워드선을 얻을 수 있다. 또한, 최소 피치를 갖는 라인 및 스페이스 패턴이, 예를 들어, 포토리소그래피의 조명을 위한 다이폴(dipole) 조명을 사용해서 형성되는 경우에, 직교 패턴의 해상도가 낮더라도, 패터닝은 가능하게 된다.
또한, 컨택 홀의 크기가 워드선의 폭보다 크게 될 수 있기 때문에, 주변 회로의 컨택 홀이 형성되는 것과 동시에 컨택 홀을 형성할 수 있고, 이에 따라, 제조 단계의 수를 감소시킬 수 있다.
3. 기타
본 발명의 예에 따라서, 포토리소그래피 단계 또는 공정 단계의 어려움이 감소하고, 접촉 결함, 또는 메모리 셀의 워드선의 크기 변동에 의해 야기되는 셀 특성 등의 변동, 워드선 상의 컨택 홀의 크기 변동, 및 접속선의 크기 변동의 문제들이 제거될 수 있다. 결과적으로, LSI의 소형화 또는 공정의 간단화를 이룰 수 있다.
부수적으로, 워드선 및 접속선은 금속, 또는 Al, Cu, W 등의 합금으로 구성된다. 또한, 워드선 및 접속선은 다결정 구조를 갖는 것이 바람직하다. 또한, 이 실시예에서는 워드선이 기술되었다. 그러나, 본 발명의 예는 라인 및 스페이스 패턴을 갖는 비트선에도 적용될 수 있다.
또한, 반도체 메모리로서, 본 발명의 예는 NAND형 플래시 메모리에 부가하여 DRAM(동적 램;dynamic random access memory), MRAM(자기 램; magnetic random access memory) 등에 적용될 수 있다.
본 발명의 예는 반도체 메모리 이외의 반도체 집적 회로에도 적용될 수 있고, 이는 예를 들어, 어레이 형태의 소자로 구성된 셀 어레이, 및 셀 어레이에 배치된 라인 및 스페이스 패턴을 갖는 도전선을 구비한 반도체 집적 회로가 될 수 있다.
추가적 장점 및 변형들은 당업자에게 쉽게 이해될 수 있을 것이다. 따라서, 더 광범위한 양상의 본 발명은, 본 명세서에서 도시 및 설명된 대표적 실시예 및 특정한 상세 설명으로 제한되는 것은 아니다. 따라서, 첨부된 청구항 및 그 동등물에 의해 정의된 본 발명의 통념의 사상 및 범위에서 벗어나지 않는 한, 다양한 변형들이 이루어질 수 있다.
본 발명의 반도체 메모리에서 사용되는 라인 및 스페이스 패턴을 갖는 도전선의 레이아웃은, 메모리 셀의 소형화에 유효하기 때문에, 칩 크기의 축소와 함께 저장 용량의 증가를 실현할 수 있다.

Claims (20)

  1. 소자로 구성된 셀 어레이;
    상기 셀 어레이에 배치된 라인 및 스페이스(line & space) 패턴을 갖는 도전선;
    상기 도전선보다 상부에 형성된 접속선; 및
    상기 도전선과 상기 접속선을 접속시키는 컨택 홀
    을 포함하고,
    상기 셀 어레이는 블록으로 구성되고, 각 블록에서의 상기 도전선의 일 말단측은, 상기 도전선 중 하나로부터 다른 도전선으로 진행할 때, 상기 셀 어레이의 말단으로부터 순차적으로 이격되고, 상기 컨택 홀은 상기 도전선의 일 말단측에 배치되고, 상기 컨택 홀의 크기는 상기 도전선의 폭보다 더 큰 반도체 집적 회로.
  2. 제1항에 있어서, 상기 컨택 홀의 각 중심점은, 상기 도전선의 각각의 일 말단이 상기 도전선의 중심선에 대해 상기 셀 어레이의 일 말단에 점차적으로 접근하는 측으로 편이되는 반도체 집적 회로.
  3. 삭제
  4. 제1항에 있어서, 각 블록내의 도전선의 레이아웃이 동일한 반도체 집적 회로.
  5. 제1항에 있어서, 이웃하는 2개의 블록내의 도전선의 레이아웃이 대칭인 반도체 집적 회로.
  6. 제1항에 있어서, 상기 도전선의 일 말단측의 레이아웃은 다른쪽 말단측의 레이아웃과 동일한 반도체 집적 회로.
  7. 제1항에 있어서, 상기 도전선의 일 말단측의 레이아웃은 다른쪽 말단측의 레이아웃과 상이한 반도체 집적 회로.
  8. 제1항에 있어서, 상기 도전선을 구동하는 드라이버는 상기 셀 어레이의 2개의 말단에 배치되고, 상기 도전선의 일 말단측은 상기 드라이버들 중 하나에 접속되는 반도체 집적 회로.
  9. 제1항에 있어서, 프린지(fringe)가 상기 도전선의 각각의 일 말단에 형성되지 않는 반도체 집적 회로.
  10. 제1항에 있어서, 더미(dummy) 도전선이, 상기 도전선으로부터 분리되어, 상기 도전선과 같은 폭으로 상기 도전선의 각각의 일 말단으로부터 각 원심 말단에 배치되는 반도체 집적 회로.
  11. 소자로 구성된 블록을 갖는 셀 어레이;
    상기 셀 어레이에 배치된 라인 및 스페이스 패턴을 갖는 도전선;
    상기 도전선보다 상부에 형성된 접속선; 및
    상기 도전선과 상기 접속선을 접속시키는 컨택 홀
    을 포함하고,
    각 블록에서의 상기 도전선의 일 말단측은 단일-에지(single-edge) 형태 및 양면(double-sided) 에지 형태 중 하나를 갖고, 상기 컨택 홀은 상기 도전선의 일 말단측에 배치되고, 상기 컨택 홀의 크기는 상기 도전선의 폭보다 더 큰 반도체 집적 회로.
  12. 제11항에 있어서, 상기 컨택 홀의 각 중심점은, 상기 도전선의 일 말단측이 상기 도전선의 중심선에 대해 상기 셀 어레이의 일 말단에 점차적으로 접근하는 측으로 편이되는 반도체 집적 회로.
  13. 제11항에 있어서, 각 블록내의 도전선의 레이아웃이 동일한 반도체 집적 회로.
  14. 제11항에 있어서, 이웃하는 2개의 블록내의 도전선의 레이아웃이 대칭인 반도체 집적 회로.
  15. 제11항에 있어서, 상기 도전선의 일 말단측의 레이아웃은 다른쪽 말단측의 레이아웃과 동일한 반도체 집적 회로.
  16. 제11항에 있어서, 상기 도전선의 일 말단측의 레이아웃은 다른쪽 말단측의 레이아웃과 상이한 반도체 집적 회로.
  17. 제11항에 있어서, 상기 도전선을 구동하는 드라이버는 상기 셀 어레이의 2개의 말단에 배치되고, 상기 도전선의 각각의 일 말단은 상기 드라이버들 중 하나에 접속되는 반도체 집적 회로.
  18. 제11항에 있어서, 프린지가 상기 도전선의 일 말단측에 형성되지 않는 반도체 집적 회로.
  19. 제11항에 있어서, 프린지가 상기 도전선의 일 말단측에 형성된 반도체 집적 회로.
  20. 제11항에 있어서, 상기 도전선과 같은 폭을 갖는 더미 도전선이, 상기 도전 선으로부터 분리되어, 상기 도전선의 각각의 일 말단으로부터 원심 말단에 배치되는 반도체 집적 회로.
KR1020070006037A 2006-01-20 2007-01-19 반도체 집적 회로 KR100889646B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00012908 2006-01-20
JP2006012908A JP2007194496A (ja) 2006-01-20 2006-01-20 半導体集積回路

Publications (2)

Publication Number Publication Date
KR20070077118A KR20070077118A (ko) 2007-07-25
KR100889646B1 true KR100889646B1 (ko) 2009-03-19

Family

ID=38284745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070006037A KR100889646B1 (ko) 2006-01-20 2007-01-19 반도체 집적 회로

Country Status (3)

Country Link
US (1) US7721239B2 (ko)
JP (1) JP2007194496A (ko)
KR (1) KR100889646B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4488926B2 (ja) * 2005-02-21 2010-06-23 株式会社東芝 マスクパターンデータ形成方法、フォトマスク、及び半導体デバイスの製造方法
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
JP4909733B2 (ja) * 2006-12-27 2012-04-04 株式会社東芝 半導体記憶装置
JP4950702B2 (ja) * 2007-03-01 2012-06-13 株式会社東芝 半導体記憶装置の製造方法
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
JP5091788B2 (ja) * 2008-07-15 2012-12-05 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
KR101471857B1 (ko) * 2008-11-17 2014-12-11 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 레이아웃 방법
KR101087830B1 (ko) * 2009-01-05 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 레이아웃
US8247904B2 (en) * 2009-08-13 2012-08-21 International Business Machines Corporation Interconnection between sublithographic-pitched structures and lithographic-pitched structures
JP5390337B2 (ja) 2009-10-26 2014-01-15 株式会社東芝 半導体記憶装置
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2011216837A (ja) 2010-03-17 2011-10-27 Toshiba Corp 半導体記憶装置
KR101624978B1 (ko) 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same
US9997408B2 (en) 2015-10-01 2018-06-12 International Business Machines Corporation Method of optimizing wire RC for device performance and reliability

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063321A (ko) * 1999-12-22 2001-07-09 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR20030061093A (ko) * 2002-01-10 2003-07-18 삼성전자주식회사 코로나 전하를 이용한 집적 회로 소자의 콘택홀 모니터링방법
KR20050048594A (ko) * 2002-07-29 2005-05-24 신플리시티 인코포레이티드 집적회로 장치 및 집적회로 장치를 설계하기 위한 방법 및장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP3141861B2 (ja) 1998-10-29 2001-03-07 日本電気株式会社 半導体記憶装置およびその製造方法
JP3420089B2 (ja) 1998-11-04 2003-06-23 Ｎｅｃエレクトロニクス株式会社 電子デバイス並びに半導体装置、及び電極形成方法
US6380576B1 (en) 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
JP2002151601A (ja) 2000-11-08 2002-05-24 Toshiba Corp 半導体記憶装置
JP2005223234A (ja) 2004-02-09 2005-08-18 Renesas Technology Corp 半導体記憶装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063321A (ko) * 1999-12-22 2001-07-09 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR20030061093A (ko) * 2002-01-10 2003-07-18 삼성전자주식회사 코로나 전하를 이용한 집적 회로 소자의 콘택홀 모니터링방법
KR20050048594A (ko) * 2002-07-29 2005-05-24 신플리시티 인코포레이티드 집적회로 장치 및 집적회로 장치를 설계하기 위한 방법 및장치

Also Published As

Publication number Publication date
US7721239B2 (en) 2010-05-18
US20070170589A1 (en) 2007-07-26
JP2007194496A (ja) 2007-08-02
KR20070077118A (ko) 2007-07-25

Similar Documents

Publication Publication Date Title
KR100889646B1 (ko) 반도체 집적 회로
US8951865B2 (en) Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
US9391082B2 (en) Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US20170373084A1 (en) Memory device having vertical structure
JP4580787B2 (ja) 半導体記憶装置およびその形成方法
KR101022101B1 (ko) 반도체 메모리
JP4364226B2 (ja) 半導体集積回路
TWI603460B (zh) 三維半導體元件
US11139387B2 (en) Semiconductor device and method of forming the same
US11289505B2 (en) Semiconductor memory device
EP3958319B1 (en) Memory, forming method therefor and control method therefor
KR100871183B1 (ko) 반도체 집적 회로 장치
JP5129309B2 (ja) 半導体記憶装置
KR100541818B1 (ko) 반도체 메모리 장치의 라인 배치구조
US20120256243A1 (en) Semiconductor device for reducing interconnect pitch
US20230005938A1 (en) Semiconductor memory device
JP4697668B2 (ja) 強誘電体メモリ装置、表示用駆動ｉｃ及び電子機器
KR19980041939A (ko) 파워라인의 배치구조를 개선한 반도체 메모리 장치
US7974137B2 (en) Semiconductor memory device
US20240130131A1 (en) Vertical memory device
US11587626B2 (en) Semiconductor storage device
US20230307010A1 (en) Semiconductor device, semiconductor memory device, and manufacturing method of semiconductor device
KR20090095395A (ko) 플래시 메모리소자의 컨택 형성방법
US7138676B2 (en) Semiconductor device and manufacturing the same having multiple trenches formed in plural element regions or trench groups
CN116133423A (zh) 具有字线结构以避免短路的半导体存储器装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120223

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee