KR19980041939A - 파워라인의 배치구조를 개선한 반도체 메모리 장치 - Google Patents

파워라인의 배치구조를 개선한 반도체 메모리 장치 Download PDF

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Abstract

파워라인의 배치구조를 개선하여 칩의 면적을 감소시킬 수 있는 반도체 메모리 장치의 배치구조가 개시된다. 확장된 메모리 셀 어레이영역의 일부에 배치되는 워드라인의 형성구조에 의해 상기 파워라인은 주변영역에 위치될 필요없이 칩의 메모리 셀 어레이 영역의 상부에서 제2메탈층으로서 배치된다.

Description

파워라인의 배치구조를 개선한 반도체 메모리 장치
본 발명은 스태틱 랜덤 억세스 메모리(SRAM)등과 같은 반도체 메모리 장치에 관한 것으로, 특히 파워라인의 배치구조를 개선하여 칩의 면적을 감소시킬 수 있는 반도체 메모리 장치의 배치구조에 관한 것이다.
통상적으로, 수요자들의 다양한 요구에 따라 반도체 메모리 장치는 보다 고집적화 및 고속 동작화되어지는 추세이다. 칩의 면적을 줄이고 동작 속도를 빠르게 하기 위해서는 내부회로의 구성방법도 중요하지만 파워라인등과 같은 배선의 배치에 대한 설계 또한 중요하다. 예컨대, 서로 동일한 회로를 사용하고 파워 또는 신호를 공급하는 메탈 배선을 각기 1층과 2층으로 칩상에 각기 배치한 경우에, 메탈 배선이 1층으로 된 칩보다 2층으로 된 칩이 보다 작은 면적을 점유하고 빠른 동작속도를 가지게 되는 것이 알려져 있다. 통상 메탈층으로 형성되는 칩의 파워라인(또는 신호라인)을 어떻게 배치하느냐에 따라 칩내에 제공되는 전원공급은 충분하게 또는 불충분하게 될 수 있고, 칩의 면적도 줄어들거나 늘어나게 된다.
이와 같이, 칩의 면적을 줄이고 동작 속도를 빠르게 하기 위해서는 파워라인등과 같은 배선의 배치에 대한 최적의 고려가 선행되어져야 한다. 스태틱램에 있어서, 최근의 기술에 따른 메모리 셀 어레이 및 파워라인들의 배치관계는 도 3의 평면도에 보여진다. 도 3의 배치구조를 보다 명확히 이해하고 후술될 본 발명에 따른 의 구조의 철저한 이해를 제공할 의도외에는 다른 의도없이, 스태틱 램의 통상적인 단위 메모리 셀의 구조 및 칩 상의 평면배치를 도 1 및 도 2를 참조하여 먼저 설명한다.
도 1에는 통상적인 스태틱램의 단위 메모리 셀 MC1의 등가회로가 나타나 있다. 도 2는 도 1의 메모리 셀의 평면배치도이다. 도 1을 참조하면, 메모리 셀 MC1은 폴리실리콘등과 같은 재질로 이루어진 고저항 부하 소자 R1, R2와, 엔채널형의 구동 모오스 트랜지스터 Q3, Q4와, 그리고 엔채널형의 전달 모오스 트랜지스터 Q1, Q2로 이루어진다. 상기 고저항 부하소자 R1, 그리고 R2의 일단에는 전원전압이 공통 인가되고 타단은 상기 트랜지스터 Q3, Q4의 드레인 단자에 각기 연결된다. 그리고, 상기 트랜지스터 Q3, Q4의 소오스 단자는 접지전압에 각기 연결된다. 상기 트랜지스터 Q3의 게이트 단자는 상기 고저항 부하 소자 R2의 타단과 상기 트랜지스터 Q4의 드레인의 접속점인 노드 N2에 연결된다. 상기 트랜지스터 Q4의 게이트 단자는 상기 고저항 부하 소자 R1의 타단과 상기 트랜지스터 Q3의 드레인의 접속점인 노드 N1에 연결된다. 모오스 트랜지스터 Q1의 드레인-소오스 채널은 비트라인 BL과 상기 노드 N1사이에 연결되며, 그의 게이트는 워드라인 WL에 접속된다. 상기 트랜지스터 Q2의 드레인-소오스 채널은 상보 비트라인 와 상기 노드 N2의 사이에 연결되며, 그의 게이트는 상기 워드라인 WL에 접속된다. 상기 메모리 셀 MC1은 래치구조를 가지므로, 노드 N1과 노드 N2에는 상보적인 전압레벨이 각기 나타난다. 로우 디코더에 연결된 워드라인 드라이버에서 일정한 레벨이상의 전압이 상기 워드라인 WL에 인가되어 상기 트랜지스터 Q1 및 Q2은 턴-온 되면, 상기 노드 N1과 노드 N2에 존재하는 상보적인 데이터의 레벨은 상기 비트라인 BL 및 상기 상보 비트라인 에 각기 전달 되어진다. 상기한 도 1의 셀 구조는 고저항 부하소자들과 4개의 트랜지스터 로 이루어져 있으므로 통상 4-트랜지스터 타입 스태틱 메모리 셀이라고 칭해지며, 이는 128K x 8구조의 슬로우 SRAM에 많이 채용된다. 상기 도 1에서 보여지는 셀은 칩내의 메모리 셀 어레이 영역내에 위치된다.
도 2를 참조하면, 상기 도 1의트랜지스터 Q1, Q2,Q3, 및 Q4의 배치가 보여진다. 메모리 셀 어레이 영역내에 위치되는 상기 트랜지스터들은 실리콘 기판상의 활성영역(액티브 영역) 10상에서 도 2의 점 C에 대하여 점대칭으로 배치된다. 일점쇄선으로 한정되고 빗금으로 둘러쳐진 활성영역 10의 일부 상부에는 폴리실리콘등의 재질로 이루어진 게이트 층 12이 놓여진다. 4부분으로 나누어져 패터닝된 게이트 폴리층 12은 도트라인으로 각기 표시되되어 있다. 도 2내의 부호 10-N1로 표기된 근방의 영역은 상기 도 1의 노드 N1의 접속이 형성되는 부분이다. 바로 이 부분의 활성영역 10에는 상기 트랜지스터 Q1의 드레인 영역 Q1d와 트랜지스터 Q3의 드레인 영역 Q3d가 공통으로 형성된다. 비트라인 BL은 상기 트랜지스터 Q1의 게이트 층 12의 상부에서 제1메탈층으로서 배치되고, 상보 비트라인 은 상기 트랜지스터 Q2의 게이트 층 12의 상부에서 제1메탈층으로서 배치된다. 상기 비트라인들 BL 및 은 서로 평행하게 길게 배치되고, 워드라인 WL은 상기 비트라인들 BL 및 과 직교하게 상기 제1메탈층의 상부에서 제2메탈층으로서 배치된다. 도 2에서는 전원전압 또는 접지전압을 제공하는 파워라인이 배치되지 아니함을 알 수 있다. 그러한 이유는상기 파워라인이 칩내의 상기 메모리 셀 어레이영역외의 주변영역에 배치되어져 있기 때문이다. 이는 도 3을 참조시 쉽게 이해될 것이다.
최근기술에 따른 메모리 셀 어레이 및 파워라인들의 배치관계를 보여주는 평면도인 도 3을 참조하면, 칩의 주변영역에 파워라인들 100,110이 제2메탈층으로서 두 군데 배치됨을 알 수 있다. 메모리 셀 어레이영역은 복수의 메모리 셀들이 행과 열의 매트릭스 형태로 배치된 4부분의 메모리 셀 어레이 블록들 303A,303B,303C, 및 303D로 구성된다. 로우 디코더 302A는 상기 메모리 셀 어레이 블록들 303A,303B사이에 배치되어 있고, 로우 디코더 302B는 상기 블록들 303C, 303D사이에 배치되어 있다. 즉, 하나의 로우 디코더는 2개의 셀 어레이 블록에 공통으로 사용되어 외부에서 입력되는 로우 어드레스 신호에 응답하여 로우 디코딩 동작을 수행한다. 비트라인들 BL0,BL1,BLn-1,BLn은 상기 메모리 셀 어레이영역의 각 블록들의 상부에서 제1메탈층으로서 배치되고, 칩의 주변영역에 배치될 제2메탈층인 상기 파워라인들 100,110과 평행하게 된다. 상기 메모리 셀 어레이영역에서 상기 비트라인들 BL0,BL1,BLn-1,BLn의 상부에서 상기 비트라인들과 직교하는 제2메탈층으로서의 워드라인들 WL0,WL1,WL2,WLn은 스트래핑 영역에 형성된 각각의 콘택부 301을 통해 하부에 형성된 각 트랜지스터의 대응 폴리 게이트 층 12와 각기 접촉된다. 따라서, 로우 디코더 302A의 출력은 행방향에서 첫번째 메모리 셀과 마지막번째 위치된 메모리 셀간의 속도 지연차를 줄이기 위하여 상기 콘택부 301을 통해 일정한 위치에서 서로 접촉된 워드라인 및 폴리 게이트층을 통해서 대응 메모리 셀들에 제공된다. 도 3에서, 미설명된 부호 105는 절연층을 가리키며, 부호 S1 및 S2는 각기 하나의 셀 어레이 블록의 행방향의 사이즈를 나타낸다.
도 3에서와 같은 배치구조에서는, 비트라인을 제1메탈층으로서 배치하고 워드라인 및 상기 파워라인을 제2메탈층으로서 배치하므로 하나의 메탈층을 사용하는 칩의 구조에 비해 동작속도는 빠르게 된다. 그러나, 상기 파워라인들 100,110이 칩의 주변영역에 제2메탈층으로서 배치되므로, 칩의 면적을 줄이기가 어려운 문제점이 있다. 즉, 상기 메모리 셀 어레이영역과는 별도로 주변영역에 파워라인들이 들어갈 면적을 할당해주어야 하는 것이다.
따라서, 반도체 메모리 장치의 동작속도를 빠르게 하면서도 칩의 면적을 줄이기 위한 기술이 본 분야에서 절실히 요구되어진다.
따라서, 본 발명의 목적은 반도체 메모리 장치의 동작속도를 빠르게 하면서도 칩의 면적을 줄일 수 있는 반도체 메모리 장치의 배치구조를 제공함에 있다.
본 발명의 다른 목적은 칩 면적을 줄이고 파워를 칩내에 충분히 공급할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 칩의 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따라 배치되는 반도체 메모리 장치의 구조에 따르면, 칩의 제1방향의 가장자리까지 확장된 메모리 셀 어레이영역내에 행과 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀들과 열방향으로 각기 연결되며 상기 메모리 셀 어레이영역의 상부에 절연층을 개재하여 배치되는 제1메탈층으로서의 복수의 비트라인과; 상기 비트라인들중 상기 메모리 셀 어레이영역의 확장된 부분에 배치된 비트라인들의 상부를 제외하고, 상기 제1메탈층의 상부에 절연층을 개재하여 상기 비트라인들과 직교로 배치되는 제2메탈층으로서의 복수의 워드라인과; 상기 메모리 셀 어레이영역의 확장된 부분에 배치된 비트라인들의 상부에 배치되며, 상기 워드라인들과 절연되고 상기 워드라인들에 대하여 동일층에서 직교하는 복수의 파워라인을 가짐을 특징으로 한다.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
도 1은 통상적인 스태틱램의 단위 메모리 셀을 나타낸 등가회로도.
도 2는 도 1의 메모리 셀의 평면배치도.
도 3은 최근기술에 따른 메모리 셀 어레이 및 파워라인들의 배치관계를 보여주는 평면도.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 어레이 및 파워라인들의 배치관계를 보여주는 평면도.
도 5는 도 4내의 파워라인들과 워드라인들의 일부 영역을 확대하여 나타낸 도면.
반도체 메모리 장치의 동작속도를 빠르게 하면서도 칩의 면적을 줄일 수 있는 반도체 메모리 장치의 배치구조에 대한 본 발명의 바람직한 실시예가 상세히 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일 또는 유사한 부호들로서 나타날 것이다.
도 4에는 본 발명의 일 실시예에 따른 메모리 셀 어레이 및 파워라인들의 배치관계가 평면도로서 나타나 있고, 도 5에는 도 4내의 파워라인들과 워드라인들의 일부 영역이 확대되어 나타나 있다. 상기한 도 4의 배치구조는 도 3의 스태틱 램의 평면구조를 참조시 쉽게 구별될 수 있게 도시된 것이지만, 본 발명이 그러한 구조에 한정되는 것이 아니라는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다.
도 4를 참조하면, 메모리 셀 어레이 블록들 303A,303B,303C, 및 303D로 구성메모리 셀 어레이영역이 칩의 제1방향 예컨대 행방향의 가장자리까지 확장됨을 알 수 있다. 접지전압 VSS 및 전원전압 VCC을 칩내부로 각기 전달하는 파워라인들 100,110은 메모리 셀 어레이영역내의 가장자리에 각기 쌍으로 배치된다. 상기 파워라인들 100,110은 입출력(I/O)용 또는 주변회로용으로 기능할 수 있으며, VSS 파워라인 100과 파워라인 110의 사이는 동일층 상에서 서로 이격되어 전기적으로 절연되며, 서로 열방행으로 평행하게 신장된다. 로우 디코더 302A 및 302B의 배치는 도 3의 경우와 동일하다. 열방향으로 서로 평행한 비트라인들 BL0,BL1,BLn-1,BLn은 상기 확장된 메모리 셀 어레이영역의 각 블록들의 상부에서 절연층 예컨대 산화막을 개재하여 제1메탈층으로서 배치된다. 워드라인들 WL0,WL1,WL2,WLn의 각각의 길이는 도 3의 워드라인들의 길이에 비해 짧다. 즉, 상기 워드라인들 WL0,WL1,WL2,WLn은 상기 확장된 메모리 셀 어레이영역의 끝까지 배치되지 않고, 상기 비트라인들BL0,BL1,BLn-1,BLn 중 상기 메모리 셀 어레이영역의 확장된 부분에 배치된 비트라인들(303A에서는 BL0,BL1)의 상부를 제외하고, 상기 제1메탈층의 상부에 또 다른 절연층을 개재하여 상기 비트라인들과 직교로 제2메탈층으로서의 배치된다. 여기서, 상기 확장된 부분에는 상기 워드라인들과 전기적으로 절연되고 상기 워드라인들에 대하여 동일층(제2메탈층)에서 직교하는 상기 파워라인들 100,110이 배치되는 것이다. 상기 비트라인들의 일부 상부에서 배치된 제2메탈층으로서의 워드라인들 WL0,WL1,WL2,WLn은 스트래핑 영역에 형성된 각각의 콘택부 501을 통해 하부에 형성된 각 트랜지스터의 대응 폴리 게이트 층 12와 각기 접촉된다. 이는 도 5를 참조시 보다 명확해질 것이다.
도 5에서, 상기 폴리 게이트 층들 12은 로우 디코더 302A의 일측 에지 부분에서 메모리 셀 어레이 블록 303A의 외부측 가장자리까지 서로 평행하게 행방향으로 뻗어있다. 여기서, 상기 폴리 게이트 층 12은 하나의 라인으로서 나타나 있지만, 실질적으로 도 2와 같이 일정한 형상으로 패터닝된 것임을 이해하여야 한다. 상기 층 12은 상기 비트라인들 BL0,BL1,BLn-1,BLn의 하부에 위치하는 층이며, 폴리실리콘 또는 내열성의 금속과 폴리실리콘을 반응시켜 만든 폴리 사이드(polycide) 층일 수 있다. 제2메탈층으로서 상기 각 워드라인 WL0,WL1의 스트래핑 영역에 형성된 콘택부 501의 위치는 상기 로우 디코더 302A의 에지부를 기준으로 전기저항의 중심점 즉, 상기 메모리 셀 어레이 블록 303A(S1)상의 2/3되는 행방향 지점 근방이 될 수 있다. 상기 지점은 하나의 워드라인에 메모리 셀이 256개가 연결되는 경우를 가정한 것이다. 이 경우에, 상기 메모리 셀 어레이 블록 303A상의 나머지 1/3되는 부분에는 상기 파워라인들100,110이 열방향으로 형성된다. 상기 나머지 1/3되는 부분에 여유가 있을 경우에 상기한 파워라인들외에도 또 다른 라인들 예컨대 신호라인이 형성될 수 있음은 물론이다.
한편, 도 4에서 상기 메모리 셀 어레이 블록 303A에 대하여 대칭적으로 위치된 메모리 셀 어레이 303D상에도 상기 블록 303A와 동일한 패턴으로 상기 파워라인들 100,110이 다수의 워드라인들과 함께 제2메탈층으로서 배치된다.
도 4에서, 메모리 셀 어레이 영역의 외부에 존재하는 통상의 주변회로들의 배치는 비록 도면상에 로우 디코더를 제외하고는 도시되지 않았지만, 본 분야의 통상의 지식을 가진자에게 있어서는 일반적인 사항들이다.
따라서, 도 4에서와 같은 반도체 메모리 장치의 배치구조에서는, 비트라인을 제1메탈층으로서 배치하고 워드라인 및 상기 파워라인을 제2메탈층으로서 배치하므로 하나의 메탈층을 사용하는 칩의 구조에 비해 동작속도는 빠르게 된다. 또한, 상기 파워라인들 100,110이 칩의 메모리 셀 어레이 영역의 상부에 제2메탈층으로서 배치되므로, 메모리 셀을 보다 많이 배치하거나 칩의 면적을 줄일 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 배치구조에 따르면, 반도체 메모리 장치의 동작속도를 빠르게 하면서도 칩의 면적을 감소시키는 효과가 있다. 또한, 칩 면적을 줄이고 파워를 칩내에 충분히 공급할 수 있어 장치의 신뢰성을 높일 수 있는 이점이 있다.

Claims (6)

  1. 반도체 메모리 장치에 있어서:
    칩의 제1방향의 가장자리까지 확장된 메모리 셀 어레이영역내에 행과 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지는 메모리 셀 어레이와;
    상기 메모리 셀들과 열방향으로 각기 연결되며 상기 메모리 셀 어레이영역의 상부에 절연층을 개재하여 배치되는 제1메탈층으로서의 복수의 비트라인과;
    상기 비트라인들중 상기 메모리 셀 어레이영역의 확장된 부분에 배치된 비트라인들의 상부를 제외하고, 상기 제1메탈층의 상부에 절연층을 개재하여 상기 비트라인들과 직교로 배치되는 제2메탈층으로서의 복수의 워드라인과;
    상기 메모리 셀 어레이영역의 확장된 부분에 배치된 비트라인들의 상부에 배치되며, 상기 워드라인들과 절연되고 상기 워드라인들에 대하여 동일층에서 직교하는 복수의 파워라인을 가짐을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 파워라인들은 전원전압 및 접지전압을 칩내부로 전달하기 위한 것임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 각 메모리 셀은 4개의 모오스 트랜지스터로 구성된 스태틱 램용 메모리 셀임을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 각 워드라인은 전기저항의 중앙부에 위치된 콘택부를 통하여 상기 메모리 셀의 게이트층과 연결됨을 특징으로 하는 반도체 메모리 장치.
  5. 행과 열의 매트릭스 형태로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와, 상기 메모리 셀들을 행방향으로 선택하기 위한 제어신호를 출력하는 로우 디코더를 포함하는 반도체 메모리 장치에 있어서:
    상기 메모리 셀들과 열방향으로 각기 연결되며 상기 메모리 셀 어레이영역의 상부에 절연층을 개재하여 배치되는 제1메탈층으로서의 복수의 비트라인과;
    상기 로우 디코더로부터 상기 비트라인들의 일부상부까지 신장되고, 상기 메모리 셀의 게이트층과는 스트래핑 영역에 형성되는 콘택부를 통해 연결되며 상기 제1메탈층의 상부에 절연층을 개재하여 배치되는 복수의 워드라인과;
    상기 메모리 셀 어레이 영역내에서 상기 워드라인들과는 이격되게 동일층으로서 위치되고 상기 워드라인들과는 직각방향으로 배치된 복수의 파워라인을 가짐을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 워드라인들 및 파워라인들은 제2메탈 층으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
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