KR100702312B1 - 반도체소자의 퓨즈박스 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 반도체소자의 특성 및 신뢰성을 향상시키기 위하여, 퓨즈박스 내의 퓨즈가 퓨즈박스 저부로부터 소정높이 이격되어 구비되도록 퓨즈박스를 제공하여 리페어 공정시 소자의 특성 열화를 방지하고 퓨즈박스의 크랙으로 인한 소자의 특성 열화를 방지할 수 있도록 하는 기술이다.

Description

반도체소자의 퓨즈박스 및 그 형성방법{Fuse box of semiconductor devices and Method for forming the same}

도 1 내지 도 3 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스를 도시한 평면도 및 단면도.

도 4 내지 도 6 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스 형성공정시 유발되는 문제점을 도시한 평면도 및 단면도.

도 7 내지 도 9 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스를 도시한 단면도.

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 특히 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정시 퓨즈를 이루는 물질의 잔류물로 인한 특성 열화를 방지하고, 퓨즈박스 형성공정시 유발되는 크랙에 의한 퓨즈박스의 특성열화를 방지할 수 있도록 하는 기술이다.

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페어 ( Repair ), 기존 및 포스트 리페어 테스트 ( post repair test ) 등으로 진행 한다.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않는 방법을 이용하면서 로우 어드레스 ( row address ( X-Address ))를 코딩된 퓨즈 형태로 대체되도록 하는 방법을 이용하고 있다.

도 1 내지 도 3 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스를 도시한 평면도 및 단면도로서, 상기 도 2 는 상기 도 1 의 "A-A" 절단면을 따라 도시한 것이고 도 3 은 상기 도 1 의 "B-B" 절단면을 따라 도시한 것이다.

도 1 내지 도 3 을 참조하면, 하부구조물이 형성된 반도체기판(11) 상의 소정 영역에 다수의 퓨즈(13)를 패터닝한다.

이때, 상기 퓨즈(13)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막(15)을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선(미도시)을 형성한다.

그리고, 전체표면상부에 제2층간절연막(18)을 형성한다. 이때, 상기 제2층간절연막(18)은 상기 제1금속배선 상부를 완전히 도포할 수 있는 두께로 증착하여 형 성한 것이다.

그 다음, 상기 제1금속배선에 제2금속배선(미도시)을 콘택시키기 위한 비아 콘택 플러그(미도시)를 형성한다.

이때, 상기 비아콘택플러그는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(18)을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그(미도시)에 접속되는 제2금속배선(미도시)을 형성함으로써 상기 퓨즈(13)의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 제3층간절연막(20)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(13)들이 구비되는 영역 상측의 제3,2층간절연막(20,18) 및 소정두께의 제1층간절연막(15)을 식각하여 퓨즈박스(17)를 형성한다.

그러나, 상기 가아드링 주변, 즉 퓨즈박스 에지부의 절연막 부분은 중앙부보다 적게 식각되는 현상이 유발된다.

그 다음, 반도체소자의 리페어 공정시 상기 퓨즈박스에서 퓨즈(13)의 절단영역을 레이저를 이용하여 절단한다.

도 4 내지 도 6 은 종래기술에 따라 형성되는 퓨즈박스의 문제점을 도시한 평면도 및 단면도로서, 상기 도 4 및 도 5 는 리페어 공정시 유발되는 문제점을 도시한 것이고, 상기 도 6 은 상기 도 1 내지 도 3 의 공정시 유발되는 크랙의 문제점을 도시한 것이다.

도 4 및 도 5 를 참조하면, 레이저를 이용하여 리페어에 필요한 퓨즈(13)를 절단한다.

이때, 절단된 퓨즈(13)의 잔류물(19)이 반도체기판(11) 상부에 남게 되는 경우가 유발된다.

도 6을 참조하면, 상기 퓨즈(13)들이 구비되는 영역 상측의 제3,2층간절연막(20,18) 및 소정두께의 제1층간절연막(15)을 식각하여 퓨즈박스(17)를 형성한다.

이때, 상기 퓨즈박스(17)의 에지부에서 크랙(21)이 유발되어 퓨즈(13)를 손상시킬 수 있다.

상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈박스 및 그 형성방법은, 퓨즈의 절단부분에 유발되는 잔류물에 의한 소자의 특성 열화 현상이 커지고, 퓨즈박스 형성공정시 에지부에서 크랙이 유발될 수 있어 퓨즈를 손상시키는 현상이 유발되므로, 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 퓨즈박스 내의 퓨즈와 그 하부구조물의 거리를 일정거리 이격시켜 형성하도록 퓨즈보다 낮은 높이로 퓨즈박스를 형성함으로써 퓨즈박스의 에지부에서 크랙이 유발되는 경우에도 퓨즈의 손상을 방지하고 퓨즈의 리페어 공정시 절단되는 퓨즈의 잔류물로 인한 전기적 특성 열화를 방지할 수 있도록 하는 반도체소자의 퓨즈박스 및 그 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스는,
소정의 하부구조물이 구비되는 반도체기판과,
상기 하부구조물 상에 구비되는 퓨즈와,

상기 퓨즈의 소정영역을 노출시키며 상기 퓨즈 저부에 구비되는 상기 하부구조물의 소정깊이까지 식각된 퓨즈박스를 포함하는 것과,

삭제

삭제

상기 소정깊이는 10 ∼ 90 ㎚ 인 것을 특징으로 한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은,

하부구조물이 구비되는 반도체기판 상에 퓨즈를 패터닝하는 공정과,

상기 퓨즈 상부에 층간절연막 및 금속배선을 형성하는 공정과,

상기 층간절연막을 식각하여 퓨즈박스를 형성하되, 상기 퓨즈를 노출시키며 상기 하부구조물의 소정깊이까지 식각하는 공정과,

상기 퓨즈 하부의 하부구조물을 식각하여 퓨즈박스의 저부로부터 소정높이에 퓨즈가 구비되는 퓨즈박스를 형성하는 공정을 포함하는 것과,

상기 층간절연막의 식각공정은 플라즈마 식각공정으로 실시하는 것과,

상기 공기층을 형성하는 공정에서의 식각공정은 습식 방법으로 실시하는 것과,

상기 공기층은 10 ∼ 90 ㎚ 의 높이로 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 7 내지 도 9 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도로서, 상기 도 8 은 상기 도 7 의 "D-D" 절단면을 따라 도시한 것이다.

도 7 및 도 8 을 참조하면, 하부구조물이 형성된 반도체기판(31) 상의 소정 영역에 다수의 퓨즈(33)를 패터닝한다.

이때, 상기 퓨즈(33)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막(35)을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선(미도시)을 형성한다.

그리고, 전체표면상부에 제2층간절연막(38)을 형성한다. 이때, 상기 제2층간절연막(38)은 상기 제1금속배선 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음, 상기 제1금속배선에 제2금속배선(미도시)을 콘택시키기 위한 비아 콘택 플러그(미도시)를 형성한다.

이때, 상기 비아콘택플러그는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(38)을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그(미도시)에 접속되는 제2금속배선(미도시)을 형성함으로써 상기 퓨즈(33)의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 제3층간절연막(40)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(33)들이 구비되는 영역 상측의 제3,2,1층간절연막(40,38,35) 및 하부구조물이 형성된 반도체기판(31)을 소정깊이 플라즈마 식각한다.
이때, 상기 플라즈마 식각공정은 이방성 식각공정으로 실시하는 것이 바람직하다.

그 다음, 상기 퓨즈(33)와 하부구조물이 형성된 반도체기판(31)의 식각선택비 차이를 이용하여 상기 퓨즈(33) 하부를 습식식각함으로써 퓨즈박스(37) 내에서 상기 퓨즈(33) 하부에 10 ∼ 90 ㎚ 의 공기층이 존재하도록 한다.

따라서, 퓨즈 리페어 공정에 의해 퓨즈(33)를 절단하여 절단부분에 잔류물(39) 유발되어도 퓨즈(33)의 특성이 열화되지 않는다.

도 9를 참조하면, 상기 퓨즈박스(37)를 형성하기 위한 식각공정시 상기 퓨즈박스(37)의 에지부에 크랙(41)이 유발된다. 이때, 상기 크랙(41)은 퓨즈박스(37)의 하측으로 진행되어 구비된다.

그러나, 상기 퓨즈(33)는 상기 퓨즈박스(37) 저부로부터 소정높이에 형성되어 크랙(41)에 의한 손상이 없다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스 및 그 형성방법은, 퓨즈박스의 저부로부터 소정높이에 퓨즈가 구비되어 퓨즈 절단시 잔류물에 의한 특성 열화가 없으며, 퓨즈박스 에지부의 저부에 크랙이 유발되어도 퓨즈가 손상되지 않도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 소정의 하부구조물이 구비되는 반도체기판;

   상기 하부구조물 상에 구비되는 퓨즈; 및

   상기 퓨즈의 소정영역을 노출시키며 상기 퓨즈 저부에 구비되는 상기 하부구조물의 소정깊이까지 식각된 퓨즈박스

   를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스.
2. 제 1 항에 있어서,

   상기 소정깊이는 10 ∼ 90 ㎚ 인 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
3. 하부구조물이 구비되는 반도체기판 상에 퓨즈를 패터닝하는 공정;

   상기 퓨즈 상부에 층간절연막 및 금속배선을 형성하는 공정;

   상기 층간절연막을 식각하여 퓨즈박스를 형성하되, 상기 퓨즈를 노출시키며 상기 하부구조물의 소정깊이까지 이방성 식각하는 공정; 및

   상기 퓨즈 하부의 하부구조물을 식각하여 공기층을 형성하는 공정

   을 포함하는 것을 특징으로 반도체소자의 퓨즈박스 형성방법.
4. 제 3 항에 있어서,

   상기 층간절연막의 식각공정은 플라즈마 식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
5. 제 3 항에 있어서,

   상기 공기층을 형성하는 공정에서의 식각공정은 습식 방법으로 실시하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
6. 제 3 항에 있어서,

   상기 공기층은 10 ∼ 90 ㎚ 의 높이로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.

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