JPH04316330A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04316330A JPH04316330A JP8277691A JP8277691A JPH04316330A JP H04316330 A JPH04316330 A JP H04316330A JP 8277691 A JP8277691 A JP 8277691A JP 8277691 A JP8277691 A JP 8277691A JP H04316330 A JPH04316330 A JP H04316330A
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Landscapes
- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
多層配線構造の半導体装置の表面保護膜（パッシベーシ
ョン）に関するものである。
多層配線構造の半導体装置の表面保護膜（パッシベーシ
ョン）に関するものである。
【０００２】
【従来の技術】従来技術による多層配線構造の半導体装
置の表面保護膜について、図３を参照して説明する。
置の表面保護膜について、図３を参照して説明する。
【０００３】半導体基板１に下層配線と絶縁するために
、厚さ０．７μｍのＰＳＧ膜からなる絶縁膜２を堆積し
て下層配線と接続するための開口を形成する。
、厚さ０．７μｍのＰＳＧ膜からなる絶縁膜２を堆積し
て下層配線と接続するための開口を形成する。
【０００４】つぎに例えば１．０μｍのアルミニウムか
らなる下層配線３を形成する。
らなる下層配線３を形成する。
【０００５】つぎに上層配線を形成するため、プラズマ
ＣＶＤ法による厚さ１．０μｍの窒化シリコン膜（以下
Ｐ−ＳｉＮと記す）からなる層間絶縁膜４を堆積し、下
層配線と接続するためのスルーホールを開口する。
ＣＶＤ法による厚さ１．０μｍの窒化シリコン膜（以下
Ｐ−ＳｉＮと記す）からなる層間絶縁膜４を堆積し、下
層配線と接続するためのスルーホールを開口する。
【０００６】つぎに例えば厚さ１．３μｍのアルミニウ
ムからなる配線幅３μｍ、配線間隔２μｍの上層配線５
を形成する。
ムからなる配線幅３μｍ、配線間隔２μｍの上層配線５
を形成する。
【０００７】つぎに上層配線５上に厚さ１．０μｍのＰ
−ＳｉＮからなる表面保護膜９を形成して完成する。
−ＳｉＮからなる表面保護膜９を形成して完成する。
【０００８】半導体チップを保護するＰ−ＳｉＮは段差
の大きい上層配線５上に形成されているので、Ｐ−Ｓｉ
Ｎの表面は激しい凹凸が形成されて上層配線の膜厚と最
小配線間隔との比（膜厚／間隔＝アスペクト比）は０．
６５になる。このとき上層配線５段部での表面保護膜８
のステップカバレッジ（段差被覆性）は８０％である。
の大きい上層配線５上に形成されているので、Ｐ−Ｓｉ
Ｎの表面は激しい凹凸が形成されて上層配線の膜厚と最
小配線間隔との比（膜厚／間隔＝アスペクト比）は０．
６５になる。このとき上層配線５段部での表面保護膜８
のステップカバレッジ（段差被覆性）は８０％である。
【０００９】
【発明が解決しようとする課題】半導体集積回路の高速
化・高集積化にともない、上層配線および下層配線の微
細化が進んで、上層配線段部での表面保護膜のステップ
カバレッジ（段差被覆性）も考慮する必要がある。
化・高集積化にともない、上層配線および下層配線の微
細化が進んで、上層配線段部での表面保護膜のステップ
カバレッジ（段差被覆性）も考慮する必要がある。
【００１０】従来技術において上層配線のアスペクト比
が１より大きくなると、上層配線段部での表面保護膜の
ステップカバレッジ（段差被覆性）が急激に悪化する欠
点がある。特に樹脂封止のパッケージにチップを組み込
む場合に大きな障害になる。
が１より大きくなると、上層配線段部での表面保護膜の
ステップカバレッジ（段差被覆性）が急激に悪化する欠
点がある。特に樹脂封止のパッケージにチップを組み込
む場合に大きな障害になる。
【００１１】熱膨張係数（線膨張率）が樹脂では２〜６
×１０−５／℃、アルミニウムなどの金属は１〜３×１
０−５／℃、酸化シリコンなどの絶縁膜は６〜２０×１
０−７／℃と異なっている。そのため封止樹脂、半導体
チップ、リードフレームの熱膨張係数の違いが原因とな
って、樹脂封止後の収縮による内部応力が存在する。
×１０−５／℃、アルミニウムなどの金属は１〜３×１
０−５／℃、酸化シリコンなどの絶縁膜は６〜２０×１
０−７／℃と異なっている。そのため封止樹脂、半導体
チップ、リードフレームの熱膨張係数の違いが原因とな
って、樹脂封止後の収縮による内部応力が存在する。
【００１２】この応力により上層配線段部でステップカ
バレッジが悪化したところの表面保護膜にクラックが発
生して、このクラックから上層アルミニウム配線の腐食
を引き起す。このアルミニウム配線の腐食は進行性であ
るので、電気的特性を検査してもアルミニウム配線が断
線するかなくなる寸前まで発見できない品質にかかわる
欠点となる。
バレッジが悪化したところの表面保護膜にクラックが発
生して、このクラックから上層アルミニウム配線の腐食
を引き起す。このアルミニウム配線の腐食は進行性であ
るので、電気的特性を検査してもアルミニウム配線が断
線するかなくなる寸前まで発見できない品質にかかわる
欠点となる。
【００１３】表面保護膜のクラックは、特に表面実装の
組み立て工程のような厳しい熱履歴に曝されるときに、
高い頻度で発生している。
組み立て工程のような厳しい熱履歴に曝されるときに、
高い頻度で発生している。
【００１４】本発明の目的は、１より大きいアスペクト
比の上層配線をもつ高品質の半導体装置を経済的に製造
するための構造を提供することにある。
比の上層配線をもつ高品質の半導体装置を経済的に製造
するための構造を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は最
上層配線の上に、熱膨張係数の大きい第１の絶縁膜、有
機系塗布膜および無機系塗布膜のうち１つ、熱膨張係数
の小さい第２の絶縁膜、を順次形成して前記最上層配線
による段差を埋設して、前記第１の絶縁膜、前記塗布膜
、前記第２の絶縁膜の３層構造からなる平坦化された表
面保護膜を有するものである。
上層配線の上に、熱膨張係数の大きい第１の絶縁膜、有
機系塗布膜および無機系塗布膜のうち１つ、熱膨張係数
の小さい第２の絶縁膜、を順次形成して前記最上層配線
による段差を埋設して、前記第１の絶縁膜、前記塗布膜
、前記第２の絶縁膜の３層構造からなる平坦化された表
面保護膜を有するものである。
【００１６】
【実施例】本発明の第１の実施例として、アスペクト比
＝１（配線膜厚＝１．３μｍ、配線間隔＝１．０μｍ）
、表面保護膜の厚さ１μｍの半導体装置について、図１
（ａ）を参照して説明する。
＝１（配線膜厚＝１．３μｍ、配線間隔＝１．０μｍ）
、表面保護膜の厚さ１μｍの半導体装置について、図１
（ａ）を参照して説明する。
【００１７】上層配線５を形成するまでは、従来例と同
様である。
様である。
【００１８】そのあとプラズマＣＶＤ法により厚さ０．
３μｍのプラズマ酸化膜（以下Ｐ−ＳｉＯと記す）６を
形成してからポリイミドなどの有機系塗布膜またはシリ
コンを含んだ塗布膜７を形成して上層配線５による段差
を埋め込む。
３μｍのプラズマ酸化膜（以下Ｐ−ＳｉＯと記す）６を
形成してからポリイミドなどの有機系塗布膜またはシリ
コンを含んだ塗布膜７を形成して上層配線５による段差
を埋め込む。
【００１９】最後に厚さ０．７μｍのＰ−ＳｉＮ８を形
成して完成する。
成して完成する。
【００２０】Ｐ−ＳｉＯ６、塗布膜７、Ｐ−ＳｉＮ８の
３層からなる表面保護膜のステップカバレッジ（段差被
覆性）は９０〜１００％と優れている。
３層からなる表面保護膜のステップカバレッジ（段差被
覆性）は９０〜１００％と優れている。
【００２１】本実施例では０．３μｍと薄いＰ−ＳｉＯ
６を介して間接的に上層配線５による段差をポリイミド
などの有機系塗布膜またはシリコンを含む塗布膜７で埋
め込むことにより表面保護膜は平坦化される。そのため
応力（ストレス）により表面保護膜にクラックが生じる
問題を解消することができる。
６を介して間接的に上層配線５による段差をポリイミド
などの有機系塗布膜またはシリコンを含む塗布膜７で埋
め込むことにより表面保護膜は平坦化される。そのため
応力（ストレス）により表面保護膜にクラックが生じる
問題を解消することができる。
【００２２】つぎに本発明の第２の実施例として、アス
ペクト比＝１．６（配線膜厚＝１．３μｍ、配線間隔＝
０．８μｍ）、表面保護膜の厚さ１μｍの半導体装置に
ついて、図１（ｂ）を参照して説明する。
ペクト比＝１．６（配線膜厚＝１．３μｍ、配線間隔＝
０．８μｍ）、表面保護膜の厚さ１μｍの半導体装置に
ついて、図１（ｂ）を参照して説明する。
【００２３】上層配線５を形成するまでは、従来例と同
様である。
様である。
【００２４】そのあとポリイミドなどの有機系塗布膜ま
たはシリコンを含んだ塗布膜７を形成して上層配線５の
段差を埋め込む。
たはシリコンを含んだ塗布膜７を形成して上層配線５の
段差を埋め込む。
【００２５】最後にプラズマＣＶＤ法により厚さ１．０
μｍのＰ−ＳｉＮ８を形成して完成する。
μｍのＰ−ＳｉＮ８を形成して完成する。
【００２６】塗布膜７およびＰ−ＳｉＮ８の２層からな
る表面保護膜は平坦化されている。
る表面保護膜は平坦化されている。
【００２７】本実施例では薄いＰ−ＳｉＯを介すること
なく、じかにポリイミドなどの有機系塗布膜またはシリ
コンを含んだ塗布膜７を形成して上層配線５の段差を埋
め込むところが特徴となっている。
なく、じかにポリイミドなどの有機系塗布膜またはシリ
コンを含んだ塗布膜７を形成して上層配線５の段差を埋
め込むところが特徴となっている。
【００２８】つぎに本発明の第３の実施例として、アス
ペクト比＝０．６５（配線膜厚＝１．３μｍ、配線間隔
＝２．０μｍ）、表面保護膜の厚さ１μｍの半導体装置
について、図２（ａ）を参照して説明する。
ペクト比＝０．６５（配線膜厚＝１．３μｍ、配線間隔
＝２．０μｍ）、表面保護膜の厚さ１μｍの半導体装置
について、図２（ａ）を参照して説明する。
【００２９】上層配線５を形成するまでは、従来例と同
様である。
様である。
【００３０】そのあと収縮率が大きくなるような成膜条
件で例えばプラズマＣＶＤ法により厚さ０．３μｍのＰ
−ＳｉＯ６を形成してから、プラズマＣＶＤ法などで収
縮率の小さい厚さ０．７μｍのＰ−ＳｉＮ８を形成して
完成する。
件で例えばプラズマＣＶＤ法により厚さ０．３μｍのＰ
−ＳｉＯ６を形成してから、プラズマＣＶＤ法などで収
縮率の小さい厚さ０．７μｍのＰ−ＳｉＮ８を形成して
完成する。
【００３１】一般に窒化シリコン膜の熱膨張係数（線膨
張率）に比べて酸化シリコン膜の熱膨張係数は大きく、
成膜後の酸化シリコン膜は窒化シリコン膜に比べて大き
く収縮している。
張率）に比べて酸化シリコン膜の熱膨張係数は大きく、
成膜後の酸化シリコン膜は窒化シリコン膜に比べて大き
く収縮している。
【００３２】ここでＰ−ＳｉＮ８の収縮率は例えば９０
０℃の熱処理前後で１％以下、Ｐ−ＳｉＯ６の収縮率は
例えば９００℃の熱処理前後で２〜５％とする。
０℃の熱処理前後で１％以下、Ｐ−ＳｉＯ６の収縮率は
例えば９００℃の熱処理前後で２〜５％とする。
【００３３】Ｐ−ＳｉＯ６およびＰ−ＳｉＮ８の２層か
らなる表面保護膜のステップカバレッジ（段差被覆性）
は８０％であるが、収縮率の小さい絶縁膜の下に収縮率
の大きい絶縁膜を重ねて応力（ストレス）を緩和する。 そのため表面保護膜にクラックが生じる問題を解消する
ことができる。
らなる表面保護膜のステップカバレッジ（段差被覆性）
は８０％であるが、収縮率の小さい絶縁膜の下に収縮率
の大きい絶縁膜を重ねて応力（ストレス）を緩和する。 そのため表面保護膜にクラックが生じる問題を解消する
ことができる。
【００３４】つぎに本発明の第４の実施例として、アス
ペクト比＝１（配線膜厚＝１．３μｍ、配線間隔＝１．
０μｍ）、表面保護膜の厚さ１μｍの半導体装置につい
て、図２（ｂ）を参照して説明する。
ペクト比＝１（配線膜厚＝１．３μｍ、配線間隔＝１．
０μｍ）、表面保護膜の厚さ１μｍの半導体装置につい
て、図２（ｂ）を参照して説明する。
【００３５】上層配線５を形成するまでは、従来例と同
様である。
様である。
【００３６】そのあと収縮率が大きくなるような成膜条
件で例えばプラズマＣＶＤ法により厚さ０．３μｍのＰ
−ＳｉＯ６を形成してから収縮率がＰ−ＳｉＯと同等の
ポリイミドなどの有機系塗布膜またはシリコンを含んだ
塗布膜７を形成して上層配線５による段差を埋め込む。
件で例えばプラズマＣＶＤ法により厚さ０．３μｍのＰ
−ＳｉＯ６を形成してから収縮率がＰ−ＳｉＯと同等の
ポリイミドなどの有機系塗布膜またはシリコンを含んだ
塗布膜７を形成して上層配線５による段差を埋め込む。
【００３７】最後にプラズマＣＶＤ法で収縮率の小さい
厚さ０．７μｍのＰ−ＳｉＮ８を形成して完成する。
厚さ０．７μｍのＰ−ＳｉＮ８を形成して完成する。
【００３８】アスペクト比が１と大きくなっているにも
かかわらず、Ｐ−ＳｉＯ６、塗布膜７、Ｐ−ＳｉＮ８の
３層からなる表面保護膜は平坦化されている。
かかわらず、Ｐ−ＳｉＯ６、塗布膜７、Ｐ−ＳｉＮ８の
３層からなる表面保護膜は平坦化されている。
【００３９】上層配線５の段差を収縮率の大きい厚さ０
．３μｍのＰ−ＳｉＯ６を介して間接的に収縮率の大き
いポリイミドなどの有機系塗布膜またはシリコンを含ん
だ塗布膜７で埋め込むことにより、平坦化された表面保
護膜はクラックに対して万全の対策となっている。
．３μｍのＰ−ＳｉＯ６を介して間接的に収縮率の大き
いポリイミドなどの有機系塗布膜またはシリコンを含ん
だ塗布膜７で埋め込むことにより、平坦化された表面保
護膜はクラックに対して万全の対策となっている。
【００４０】以上２層配線の場合について述べたが、本
発明の効果は２層配線構造に限定されることなく、３層
以上の多層配線の最上層配線に適用しても同様の効果を
得ることができる。
発明の効果は２層配線構造に限定されることなく、３層
以上の多層配線の最上層配線に適用しても同様の効果を
得ることができる。
【００４１】
【発明の効果】応力を緩和する表面保護膜を形成するか
、あるいは表面保護膜の表面を平坦化することにより、
応力によって表面保護膜にクラックが生じる問題を解消
することができる。
、あるいは表面保護膜の表面を平坦化することにより、
応力によって表面保護膜にクラックが生じる問題を解消
することができる。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の一実施例を示す断面図である。
【図３】従来技術による多層配線の表面保護膜を示す断
面図である。
面図である。
１ 半導体基板
２ 絶縁膜
３ 下層配線
４ 層間絶縁膜
５ 上層配線
６ プラズマ酸化膜
７ 塗布膜
８ プラズマ窒化膜
９ 表面保護膜
Claims (4)
- 【請求項１】 最上層配線の上に表面保護膜が形成さ
れ、該表面保護膜が平坦化されている、２層以上の配線
構造を有する半導体装置。 - 【請求項２】 最上層配線の膜厚が該最上層配線の最
小間隔よりも大きい請求項１記載の半導体装置。 - 【請求項３】 最上層配線の上に熱膨張係数の大きい
第１の絶縁膜と熱膨張係数の小さい第２の絶縁膜とが順
次堆積された多層構造の表面保護膜で被覆された２層以
上の配線構造を有する半導体装置。 - 【請求項４】 熱膨張係数の大きい第１の絶縁膜と熱
膨張係数の小さい第２の絶縁膜との間に、有機系塗布膜
および無機系塗布膜のうち１つを形成して最上層配線に
よる段差を埋設した多層構造の請求項３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277691A JPH04316330A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277691A JPH04316330A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04316330A true JPH04316330A (ja) | 1992-11-06 |
Family
ID=13783831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277691A Pending JPH04316330A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04316330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033053A (ja) * | 2012-08-02 | 2014-02-20 | Toyota Motor Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62205630A (ja) * | 1986-03-06 | 1987-09-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-04-16 JP JP8277691A patent/JPH04316330A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62205630A (ja) * | 1986-03-06 | 1987-09-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033053A (ja) * | 2012-08-02 | 2014-02-20 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| US9082778B2 (en) | 2012-08-02 | 2015-07-14 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971021 |