JP2990322B2 - 半導体装置 - Google Patents
半導体装置Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
に、半導体集積回路で用いられているファイナルパッシ
ベーション膜の改良に関する。
ン膜は、半導体素子の表面の機械的保護,吸湿等による
素子劣化の防止,各素子間の絶縁の確保等の機能を持
ち、半導体素子の機能信頼性を確保する上で、極めて重
要な役割を果たしている。このファイナルパッシベーシ
ョン膜にクラックが発生すると、吸湿による特性劣化や
クラックの進行による電極断線に至ることもあり、半導
体装置としての機能が失われることがあった。
2−85435号に記載のように、ファイナルパッシベ
ーション膜を1.8μm以上の膜厚に形成し、クラック
の発生を回避していた。
多層化が進み、パワーIC等の電極配線の厚膜化が進む
と、電極に幅広配線を適用した半導体製品では、従来の
ファイナルパッシベーション膜厚でも、モールド材で封
止した後の温度負荷サイクル試験等で、電極配線上や電
極パッドコーナー部等のファイナルパッシベーション膜
にクラックが発生するという問題があった。
合金は、ファイナルパッシベーション膜と比べて、引っ
張り破断限界が一桁小さく、熱膨張係数が逆に一桁大き
いため、特性を解析する際には、やわらかいふとんまた
は空洞と考えられるほどである。ICペレットをモール
ド材で封止した後、モールド材からの応力がファイナル
パッシベーション膜に加わると、電極配線材料とファイ
ナルパッシベーション膜とは、一緒にスライドし、電極
配線に形状破壊を生じさせる。この形状破壊と同時に、
ファイナルパッシベーション膜にもクラックが発生す
る。
は、既に述べたように、吸湿等による半導体装置の経時
的な特性劣化や、クラックの進行による電極配線の断線
等を招き、半導体装置に重大な欠陥を引き起こすおそれ
があった。
ョン膜に発生するクラックを根本的に防止した高信頼の
半導体装置を提供することである。
成するために、ファイナルパッシベーション膜自体の膜
厚のみならず、電極配線の膜厚および電極配線幅との関
係にも注目し、ファイナルパッシベーション膜の膜厚と
電極配線の膜厚および電極配線幅との比を規定した半導
体装置を提案するものである。
ーション膜のクラックを防ぐため、ファイナルパッシベ
ーション膜の膜厚Aと、電極配線の膜厚Bおよび電極配
線幅Cとが、 ファイナルパッシベーション膜の膜厚A≧0.01(μ
m~ 1)×電極配線の膜厚B×電極配線幅C の関係を有するファイナルパッシベーション膜を形成し
た半導体装置を提案するものである。
る。また、電極配線は、単層でも、複数の層でもよい。
電極配線の材質としては、アルミニウムやアルミニウム
合金を用いることができ、バリアメタルとアルミニウム
合金との積層構造を採用することも可能である。
シリコン膜,酸化シリコン膜,リンケイ酸ガラスPSG
膜と窒化シリコン膜との積層構造,リンケイ酸ガラスP
SG膜と酸化シリコン膜との積層構造を採用できる。さ
らに、ファイナルパッシベーション膜上に、ポリイミド
樹脂膜を積層してもよい。
ン膜厚Aと電極配線膜厚Bおよび電極配線幅Cとの比
が、 ファイナルパッシベーション膜の膜厚A≧0.01(μ
m~ 1)×電極配線の膜厚B×電極配線幅C の関係にあるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無くなる。
ション膜を上記の関係を保つように厚くすると、ファイ
ナルパッシベーション膜自体にかかる応力が小さくな
り、また、応力が分散され、局部集中が少なくなり、ク
ラックの発生が抑えられる。
ーション膜に発生するクラックを根本的に防止した本発
明による高信頼の半導体装置の実施例を説明する。
ップの断面構造を示す図である。半導体素子を含むシリ
コン基板1上にSiO2等の絶縁膜2を形成する。この
絶縁膜2上に少なくとも一層の電極配線4を選択的に形
成する。さらに、絶縁膜2上および電極配線4上にファ
イナルパッシベーション膜としての窒化シリコン膜3を
形成する。その後、モールド材5により封止すると、半
導体装置が完成する。なお、基板材料のシリコンは例示
に過ぎない。
ズマ窒化シリコン膜3の膜厚Aと、電極配線4のコンタ
クト部以外の最大膜厚Bおよび電極配線4の幅Cとの比
を種々変化させ、これらの半導体装置に200サイクル
の温度負荷試験を実施した場合の、電極配線4上のプラ
ズマ窒化シリコン膜3の膜厚Aと電極配線4の膜厚Bお
よび電極配線4の幅Cとの比をパラメータとして、クラ
ック発生率の変化を示す図である。
して、単層アルミニウム・シリコン合金を用い、プラズ
マ窒化シリコン膜3の膜厚Aと電極配線4の膜厚Bおよ
び電極配線4の幅Cとの比を、2.0×10~ 3,5.0
×10~ 3,8.0×10~ 3,1.0×10~ 2,2.0×
10~ 2,3.0×10~ 2の6条件に分け、これら各条
件を有する半導体装置に200サイクルの温度負荷試験
を実施し、各条件でのプラズマ窒化シリコン膜3のクラ
ック発生率を調査した。
力が電極配線4に及ぼす影響を排除し、プラズマ窒化シ
リコン膜3のクラック発生を防止できるのは、プラズマ
窒化シリコン膜3の膜厚Aと電極配線4の膜厚Bおよび
電極配線4の幅Cとの比が、1.0×10~ 2を越えた場
合であることが判明した。
シリコン膜3を形成した例であったが、光CVD法,E
CR・CVD法等の他の製造方法により形成した窒化シ
リコン膜3でも、同様のクラック発生防止効果が得られ
る。
プラズマCVD法等で形成した酸化シリコン膜6の半導
体装置を示す図である。酸化シリコン膜6は、窒化シリ
コン膜3と引っ張り破断限界値が近く、アルミニウム合
金の引っ張り破断限界値よりも、一桁以上大きい。酸化
シリコン膜6は、窒化シリコン膜3と熱膨張係数が近
く、アルミニウム合金の熱膨張係数よりも、一桁以上小
さい。そこで、図1のプラズマ窒化シリコン膜3の実施
例と同等のクラック発生防止効果が得られる。
を、CVD・リンケイ酸ガラスPSG膜7と窒化シリコ
ン膜3との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜3と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜3と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図1のプ
ラズマ窒化シリコン膜3の実施例と同等のクラック発生
防止効果が得られる。
を、CVD・リンケイ酸ガラスPSG膜7と酸化シリコ
ン膜6との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜3と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜3と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図1のプ
ラズマ窒化シリコン膜3の実施例と同等のクラック発生
防止効果が得られる。
配線4の膜厚Bおよび電極配線4の幅Cとの比が1.0
×10~ 2を越える構造のものに、ポリイミド樹脂膜8
をさらに形成した実施例を示す図である。本実施例にお
いても、図2の実施例と同等のクラック発生防止効果が
得られる。
配線4の膜厚Bおよび電極配線4の幅Cとの比が1.0
×10~ 2を越える構造のものに、ポリイミド樹脂膜8
をさらに形成した実施例を示す図である。本実施例にお
いても、図2の実施例と同等のクラック発生防止効果が
得られる。
場合であった。これに対して、図8は、電極配線4が2
層の半導体装置の実施例を示す図である。本実施例にお
いては、第1層電極配線4の上に層間絶縁膜9が形成さ
れ、この層間絶縁膜9のスルーホールコンタクト部を通
して、第2層電極配線10が第1層電極配線4に接して
いる。
Aと(第1層電極配線4の膜厚+第2層電極配線10の
膜厚)Bおよび第1層電極配線4,第2層電極配線10
がスルーホールコンタクト部を通して接している幅Cと
の比を、2.0×10~ 3,5.0×10~ 3,8.0×1
0~ 3,1.0×10~ 2,2.0×10~ 2,3.0×10
~ 2の6条件に振り分け、これら各条件を有する半導体
装置に200サイクルの温度負荷試験を実施し、各条件
でのプラズマ窒化シリコン膜3のクラック発生率を調査
した結果を示す図である。
膜9で隔離されている場所はクラックが発生しにくい
が、スルーホールコンタクト部を通して大面積の電極配
線4と電極配線10とが接している場所はクラックが発
生しやすい。この場合でも、図9に示すように、電極配
線4,電極配線10の膜厚の和Bおよび第一層電極配線
4と第二層電極配線10とがスルーホールコンタクト部
を通して接している幅Cに対して、1.0×10~ 2倍を
越える膜厚Aのファイナルパッシベーション膜を形成す
ると、図2に示した電極配線4が単層の場合と同様に、
クラック発生が抑えられる。
したが、3層以上の場合も、同様の結果を得ている。
とアルミニウム合金に積層されている半導体装置を示す
図である。なお、電極配線は、複数の層でもよい。
膜3の実施例と同等のクラック発生防止効果が得られ
る。
ション膜厚Aと電極配線膜厚Bおよび電極配線幅Cとの
比が ファイナルパッシベーション膜の膜厚A≧0.01(μ
m~ 1)×電極配線の膜厚B×電極配線幅C の関係であるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無い半導体装置が得ら
れる。
造を示す図である。
ン膜の膜厚と、電極配線のコンタクト部以外の最大膜厚
および電極配線の幅との比を種々変化させ、これらの半
導体装置に200サイクルの温度負荷試験を実施した場
合の、電極配線上のプラズマ窒化シリコン膜の膜厚Aと
電極配線の膜厚Bおよび電極配線の幅Cとの比をパラメ
ータとして、クラック発生率の変化を示す図である。
D法等で形成した酸化シリコン膜の半導体装置を示す図
である。
ンケイ酸ガラスPSG膜と窒化シリコン膜との積層膜に
形成した半導体装置を示す図である。
ンケイ酸ガラスPSG膜と酸化シリコン膜との積層膜に
形成した半導体装置を示す図である。
よび電極配線の幅Cとの比が1.0×10~ 2を越える構
造のものに、ポリイミド樹脂膜をさらに形成した実施例
を示す図である。
よび電極配線の幅Cとの比が1.0×10~ 2を越える構
造のものにポリイミド樹脂膜をさらに形成した実施例を
示す図である。
である。
極配線の膜厚+第2層電極配線の膜厚)Bおよび第1層
電極配線,第2層電極配線がスルーホールコンタクト部
を通して接している幅Cとの比を、6条件に振り分け、
これら各条件を有する半導体装置に200サイクルの温
度負荷試験を実施し、各条件でのプラズマ窒化シリコン
膜のクラック発生率を調査した結果を示す図である。
に積層されている半導体装置を示す図である。
Claims (6)
- 【請求項1】 半導体素子を含む基板と前記基板上に形
成される絶縁膜と前記絶縁膜上に選択的に形成される電
極配線と前記絶縁膜上および前記電極配線上に形成され
るファイナルパッシベーション膜と前記基板,前記絶縁
膜,前記電極配線,前記ファイナルパッシベーション膜
を封止するモールド材とを備えた半導体装置において、 前記ファイナルパッシベーション膜の膜厚Aと前記電極
配線の膜厚Bおよび前記電極配線幅Cとが、 前記ファイナルパッシベーション膜の膜厚A ≧0.01(μm−1)×前記電極配線の膜厚B×前記電極配線幅C の関係を有するファイナルパッシベーション膜を形成し
たことを特徴とする半導体装置。 - 【請求項2】 半導体素子を含む基板と前記基板上に形
成される絶縁膜と前記絶縁膜上に選択的に形成される複
数層の電極配線と前記絶縁膜上および前記電極配線上に
形成されるファイナルパッシベーション膜と前記基板,
前記絶縁膜,前記電極配線,前記ファイナルパッシベー
ション膜を封止するモールド材とを備えた半導体装置に
おいて、 前記ファイナルパッシベーション膜の膜厚Aと前記複数
層の電極配線の膜厚Bおよび前記複数層の電極配線の互
いに接している部分の配線幅Cとが、 前記ファイナルパッシベーション膜の膜厚A ≧0.01(μm−1)×前記電極配線の膜厚B×前記電極配線幅C の関係を有するファイナルパッシベーション膜を形成し
たことを特徴とする半導体装置。 - 【請求項3】 請求項1または2に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、窒化シリコン膜
であることを特徴とする半導体装置。 - 【請求項4】 請求項1または2に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、酸化シリコン膜
であることを特徴とする半導体装置。 - 【請求項5】 請求項1または2に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、リンケイ酸ガラ
スPSG膜と窒化シリコン膜との積層構造であることを
特徴とする半導体装置。 - 【請求項6】 請求項1または2に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、リンケイ酸ガラ
スPSG膜と酸化シリコン膜との積層構造であることを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5060315A JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5060315A JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06275604A JPH06275604A (ja) | 1994-09-30 |
JP2990322B2 true JP2990322B2 (ja) | 1999-12-13 |
Family
ID=13138627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5060315A Expired - Fee Related JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
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Country | Link |
---|---|
JP (1) | JP2990322B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
JP2010245411A (ja) * | 2009-04-09 | 2010-10-28 | Hitachi Ltd | 半導体装置 |
-
1993
- 1993-03-19 JP JP5060315A patent/JP2990322B2/ja not_active Expired - Fee Related
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JPH06275604A (ja) | 1994-09-30 |
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