JP2990322B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、半導体集積回路で用いられているファイナルパッシ
ベーション膜の改良に関する。
に、半導体集積回路で用いられているファイナルパッシ
ベーション膜の改良に関する。
【０００２】
【従来の技術】半導体装置のファイナルパッシベーショ
ン膜は、半導体素子の表面の機械的保護，吸湿等による
素子劣化の防止，各素子間の絶縁の確保等の機能を持
ち、半導体素子の機能信頼性を確保する上で、極めて重
要な役割を果たしている。このファイナルパッシベーシ
ョン膜にクラックが発生すると、吸湿による特性劣化や
クラックの進行による電極断線に至ることもあり、半導
体装置としての機能が失われることがあった。
ン膜は、半導体素子の表面の機械的保護，吸湿等による
素子劣化の防止，各素子間の絶縁の確保等の機能を持
ち、半導体素子の機能信頼性を確保する上で、極めて重
要な役割を果たしている。このファイナルパッシベーシ
ョン膜にクラックが発生すると、吸湿による特性劣化や
クラックの進行による電極断線に至ることもあり、半導
体装置としての機能が失われることがあった。
【０００３】その対策として、従来は、例えば特開昭６
２−８５４３５号に記載のように、ファイナルパッシベ
ーション膜を１.８μｍ以上の膜厚に形成し、クラック
の発生を回避していた。
２−８５４３５号に記載のように、ファイナルパッシベ
ーション膜を１.８μｍ以上の膜厚に形成し、クラック
の発生を回避していた。
【０００４】
【発明が解決しようとする課題】ところで、電極配線の
多層化が進み、パワーＩＣ等の電極配線の厚膜化が進む
と、電極に幅広配線を適用した半導体製品では、従来の
ファイナルパッシベーション膜厚でも、モールド材で封
止した後の温度負荷サイクル試験等で、電極配線上や電
極パッドコーナー部等のファイナルパッシベーション膜
にクラックが発生するという問題があった。
多層化が進み、パワーＩＣ等の電極配線の厚膜化が進む
と、電極に幅広配線を適用した半導体製品では、従来の
ファイナルパッシベーション膜厚でも、モールド材で封
止した後の温度負荷サイクル試験等で、電極配線上や電
極パッドコーナー部等のファイナルパッシベーション膜
にクラックが発生するという問題があった。
【０００５】一般に、電極配線材に使われている金属や
合金は、ファイナルパッシベーション膜と比べて、引っ
張り破断限界が一桁小さく、熱膨張係数が逆に一桁大き
いため、特性を解析する際には、やわらかいふとんまた
は空洞と考えられるほどである。ＩＣペレットをモール
ド材で封止した後、モールド材からの応力がファイナル
パッシベーション膜に加わると、電極配線材料とファイ
ナルパッシベーション膜とは、一緒にスライドし、電極
配線に形状破壊を生じさせる。この形状破壊と同時に、
ファイナルパッシベーション膜にもクラックが発生す
る。
合金は、ファイナルパッシベーション膜と比べて、引っ
張り破断限界が一桁小さく、熱膨張係数が逆に一桁大き
いため、特性を解析する際には、やわらかいふとんまた
は空洞と考えられるほどである。ＩＣペレットをモール
ド材で封止した後、モールド材からの応力がファイナル
パッシベーション膜に加わると、電極配線材料とファイ
ナルパッシベーション膜とは、一緒にスライドし、電極
配線に形状破壊を生じさせる。この形状破壊と同時に、
ファイナルパッシベーション膜にもクラックが発生す
る。
【０００６】ファイナルパッシベーション膜のクラック
は、既に述べたように、吸湿等による半導体装置の経時
的な特性劣化や、クラックの進行による電極配線の断線
等を招き、半導体装置に重大な欠陥を引き起こすおそれ
があった。
は、既に述べたように、吸湿等による半導体装置の経時
的な特性劣化や、クラックの進行による電極配線の断線
等を招き、半導体装置に重大な欠陥を引き起こすおそれ
があった。
【０００７】本発明の目的は、ファイナルパッシベーシ
ョン膜に発生するクラックを根本的に防止した高信頼の
半導体装置を提供することである。
ョン膜に発生するクラックを根本的に防止した高信頼の
半導体装置を提供することである。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ファイナルパッシベーション膜自体の膜
厚のみならず、電極配線の膜厚および電極配線幅との関
係にも注目し、ファイナルパッシベーション膜の膜厚と
電極配線の膜厚および電極配線幅との比を規定した半導
体装置を提案するものである。
成するために、ファイナルパッシベーション膜自体の膜
厚のみならず、電極配線の膜厚および電極配線幅との関
係にも注目し、ファイナルパッシベーション膜の膜厚と
電極配線の膜厚および電極配線幅との比を規定した半導
体装置を提案するものである。
【０００９】すなわち、本発明は、ファイナルパッシベ
ーション膜のクラックを防ぐため、ファイナルパッシベ
ーション膜の膜厚Ａと、電極配線の膜厚Ｂおよび電極配
線幅Ｃとが、 ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係を有するファイナルパッシベーション膜を形成し
た半導体装置を提案するものである。
ーション膜のクラックを防ぐため、ファイナルパッシベ
ーション膜の膜厚Ａと、電極配線の膜厚Ｂおよび電極配
線幅Ｃとが、 ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係を有するファイナルパッシベーション膜を形成し
た半導体装置を提案するものである。
【００１０】前記基板は、例えば、シリコン基板であ
る。また、電極配線は、単層でも、複数の層でもよい。
電極配線の材質としては、アルミニウムやアルミニウム
合金を用いることができ、バリアメタルとアルミニウム
合金との積層構造を採用することも可能である。
る。また、電極配線は、単層でも、複数の層でもよい。
電極配線の材質としては、アルミニウムやアルミニウム
合金を用いることができ、バリアメタルとアルミニウム
合金との積層構造を採用することも可能である。
【００１１】ファイナルパッシベーション膜には、窒化
シリコン膜，酸化シリコン膜，リンケイ酸ガラスＰＳＧ
膜と窒化シリコン膜との積層構造，リンケイ酸ガラスＰ
ＳＧ膜と酸化シリコン膜との積層構造を採用できる。さ
らに、ファイナルパッシベーション膜上に、ポリイミド
樹脂膜を積層してもよい。
シリコン膜，酸化シリコン膜，リンケイ酸ガラスＰＳＧ
膜と窒化シリコン膜との積層構造，リンケイ酸ガラスＰ
ＳＧ膜と酸化シリコン膜との積層構造を採用できる。さ
らに、ファイナルパッシベーション膜上に、ポリイミド
樹脂膜を積層してもよい。
【００１２】
【作用】本発明においては、ファイナルパッシベーショ
ン膜厚Ａと電極配線膜厚Ｂおよび電極配線幅Ｃとの比
が、 ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係にあるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無くなる。
ン膜厚Ａと電極配線膜厚Ｂおよび電極配線幅Ｃとの比
が、 ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係にあるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無くなる。
【００１３】電極配線に対して、ファイナルパッシベー
ション膜を上記の関係を保つように厚くすると、ファイ
ナルパッシベーション膜自体にかかる応力が小さくな
り、また、応力が分散され、局部集中が少なくなり、ク
ラックの発生が抑えられる。
ション膜を上記の関係を保つように厚くすると、ファイ
ナルパッシベーション膜自体にかかる応力が小さくな
り、また、応力が分散され、局部集中が少なくなり、ク
ラックの発生が抑えられる。
【００１４】
【実施例】次に、図面を参照して、ファイナルパッシベ
ーション膜に発生するクラックを根本的に防止した本発
明による高信頼の半導体装置の実施例を説明する。
ーション膜に発生するクラックを根本的に防止した本発
明による高信頼の半導体装置の実施例を説明する。
【００１５】図１は、本発明による半導体装置のＩＣチ
ップの断面構造を示す図である。半導体素子を含むシリ
コン基板１上にＳｉＯ2等の絶縁膜２を形成する。この
絶縁膜２上に少なくとも一層の電極配線４を選択的に形
成する。さらに、絶縁膜２上および電極配線４上にファ
イナルパッシベーション膜としての窒化シリコン膜３を
形成する。その後、モールド材５により封止すると、半
導体装置が完成する。なお、基板材料のシリコンは例示
に過ぎない。
ップの断面構造を示す図である。半導体素子を含むシリ
コン基板１上にＳｉＯ2等の絶縁膜２を形成する。この
絶縁膜２上に少なくとも一層の電極配線４を選択的に形
成する。さらに、絶縁膜２上および電極配線４上にファ
イナルパッシベーション膜としての窒化シリコン膜３を
形成する。その後、モールド材５により封止すると、半
導体装置が完成する。なお、基板材料のシリコンは例示
に過ぎない。
【００１６】図２は、半導体装置の電極配線４上のプラ
ズマ窒化シリコン膜３の膜厚Ａと、電極配線４のコンタ
クト部以外の最大膜厚Ｂおよび電極配線４の幅Ｃとの比
を種々変化させ、これらの半導体装置に２００サイクル
の温度負荷試験を実施した場合の、電極配線４上のプラ
ズマ窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂお
よび電極配線４の幅Ｃとの比をパラメータとして、クラ
ック発生率の変化を示す図である。
ズマ窒化シリコン膜３の膜厚Ａと、電極配線４のコンタ
クト部以外の最大膜厚Ｂおよび電極配線４の幅Ｃとの比
を種々変化させ、これらの半導体装置に２００サイクル
の温度負荷試験を実施した場合の、電極配線４上のプラ
ズマ窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂお
よび電極配線４の幅Ｃとの比をパラメータとして、クラ
ック発生率の変化を示す図である。
【００１７】この実験においては、電極配線４の材料と
して、単層アルミニウム・シリコン合金を用い、プラズ
マ窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂおよ
び電極配線４の幅Ｃとの比を、２.０×１０~ 3，５.０
×１０~ 3，８.０×１０~ 3，１.０×１０~ 2，２.０×
１０~ 2，３.０×１０~ 2の６条件に分け、これら各条
件を有する半導体装置に２００サイクルの温度負荷試験
を実施し、各条件でのプラズマ窒化シリコン膜３のクラ
ック発生率を調査した。
して、単層アルミニウム・シリコン合金を用い、プラズ
マ窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂおよ
び電極配線４の幅Ｃとの比を、２.０×１０~ 3，５.０
×１０~ 3，８.０×１０~ 3，１.０×１０~ 2，２.０×
１０~ 2，３.０×１０~ 2の６条件に分け、これら各条
件を有する半導体装置に２００サイクルの温度負荷試験
を実施し、各条件でのプラズマ窒化シリコン膜３のクラ
ック発生率を調査した。
【００１８】この実験結果より、モールド材５からの応
力が電極配線４に及ぼす影響を排除し、プラズマ窒化シ
リコン膜３のクラック発生を防止できるのは、プラズマ
窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂおよび
電極配線４の幅Ｃとの比が、１.０×１０~ 2を越えた場
合であることが判明した。
力が電極配線４に及ぼす影響を排除し、プラズマ窒化シ
リコン膜３のクラック発生を防止できるのは、プラズマ
窒化シリコン膜３の膜厚Ａと電極配線４の膜厚Ｂおよび
電極配線４の幅Ｃとの比が、１.０×１０~ 2を越えた場
合であることが判明した。
【００１９】なお、上記実施例は、プラズマにより窒化
シリコン膜３を形成した例であったが、光ＣＶＤ法，Ｅ
ＣＲ・ＣＶＤ法等の他の製造方法により形成した窒化シ
リコン膜３でも、同様のクラック発生防止効果が得られ
る。
シリコン膜３を形成した例であったが、光ＣＶＤ法，Ｅ
ＣＲ・ＣＶＤ法等の他の製造方法により形成した窒化シ
リコン膜３でも、同様のクラック発生防止効果が得られ
る。
【００２０】図３は、ファイナルパッシベーション膜を
プラズマＣＶＤ法等で形成した酸化シリコン膜６の半導
体装置を示す図である。酸化シリコン膜６は、窒化シリ
コン膜３と引っ張り破断限界値が近く、アルミニウム合
金の引っ張り破断限界値よりも、一桁以上大きい。酸化
シリコン膜６は、窒化シリコン膜３と熱膨張係数が近
く、アルミニウム合金の熱膨張係数よりも、一桁以上小
さい。そこで、図１のプラズマ窒化シリコン膜３の実施
例と同等のクラック発生防止効果が得られる。
プラズマＣＶＤ法等で形成した酸化シリコン膜６の半導
体装置を示す図である。酸化シリコン膜６は、窒化シリ
コン膜３と引っ張り破断限界値が近く、アルミニウム合
金の引っ張り破断限界値よりも、一桁以上大きい。酸化
シリコン膜６は、窒化シリコン膜３と熱膨張係数が近
く、アルミニウム合金の熱膨張係数よりも、一桁以上小
さい。そこで、図１のプラズマ窒化シリコン膜３の実施
例と同等のクラック発生防止効果が得られる。
【００２１】図４は、ファイナルパッシベーション膜
を、ＣＶＤ・リンケイ酸ガラスＰＳＧ膜７と窒化シリコ
ン膜３との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜３と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜３と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図１のプ
ラズマ窒化シリコン膜３の実施例と同等のクラック発生
防止効果が得られる。
を、ＣＶＤ・リンケイ酸ガラスＰＳＧ膜７と窒化シリコ
ン膜３との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜３と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜３と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図１のプ
ラズマ窒化シリコン膜３の実施例と同等のクラック発生
防止効果が得られる。
【００２２】図５は、ファイナルパッシベーション膜
を、ＣＶＤ・リンケイ酸ガラスＰＳＧ膜７と酸化シリコ
ン膜６との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜３と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜３と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図１のプ
ラズマ窒化シリコン膜３の実施例と同等のクラック発生
防止効果が得られる。
を、ＣＶＤ・リンケイ酸ガラスＰＳＧ膜７と酸化シリコ
ン膜６との積層膜に形成した半導体装置を示す図であ
る。この積層膜は、窒化シリコン膜３と引っ張り破断限
界値が近く、アルミニウム合金の引っ張り破断限界値よ
りも、一桁以上大きい。また、前記積層膜は、窒化シリ
コン膜３と熱膨張係数が近く、アルミニウム合金の熱膨
張係数よりも、一桁以上小さい。したがって、図１のプ
ラズマ窒化シリコン膜３の実施例と同等のクラック発生
防止効果が得られる。
【００２３】図６は、窒化シリコン膜３の膜厚Ａと電極
配線４の膜厚Ｂおよび電極配線４の幅Ｃとの比が１.０
×１０~ 2を越える構造のものに、ポリイミド樹脂膜８
をさらに形成した実施例を示す図である。本実施例にお
いても、図２の実施例と同等のクラック発生防止効果が
得られる。
配線４の膜厚Ｂおよび電極配線４の幅Ｃとの比が１.０
×１０~ 2を越える構造のものに、ポリイミド樹脂膜８
をさらに形成した実施例を示す図である。本実施例にお
いても、図２の実施例と同等のクラック発生防止効果が
得られる。
【００２４】図７は、酸化シリコン膜６の膜厚Ａと電極
配線４の膜厚Ｂおよび電極配線４の幅Ｃとの比が１.０
×１０~ 2を越える構造のものに、ポリイミド樹脂膜８
をさらに形成した実施例を示す図である。本実施例にお
いても、図２の実施例と同等のクラック発生防止効果が
得られる。
配線４の膜厚Ｂおよび電極配線４の幅Ｃとの比が１.０
×１０~ 2を越える構造のものに、ポリイミド樹脂膜８
をさらに形成した実施例を示す図である。本実施例にお
いても、図２の実施例と同等のクラック発生防止効果が
得られる。
【００２５】ここまでの実施例は、電極配線４が単層の
場合であった。これに対して、図８は、電極配線４が２
層の半導体装置の実施例を示す図である。本実施例にお
いては、第１層電極配線４の上に層間絶縁膜９が形成さ
れ、この層間絶縁膜９のスルーホールコンタクト部を通
して、第２層電極配線１０が第１層電極配線４に接して
いる。
場合であった。これに対して、図８は、電極配線４が２
層の半導体装置の実施例を示す図である。本実施例にお
いては、第１層電極配線４の上に層間絶縁膜９が形成さ
れ、この層間絶縁膜９のスルーホールコンタクト部を通
して、第２層電極配線１０が第１層電極配線４に接して
いる。
【００２６】図９は、プラズマ窒化シリコン膜３の膜厚
Ａと(第１層電極配線４の膜厚＋第２層電極配線１０の
膜厚)Ｂおよび第１層電極配線４，第２層電極配線１０
がスルーホールコンタクト部を通して接している幅Ｃと
の比を、２.０×１０~ 3，５.０×１０~ 3，８.０×１
０~ 3，１.０×１０~ 2，２.０×１０~ 2，３.０×１０
~ 2の６条件に振り分け、これら各条件を有する半導体
装置に２００サイクルの温度負荷試験を実施し、各条件
でのプラズマ窒化シリコン膜３のクラック発生率を調査
した結果を示す図である。
Ａと(第１層電極配線４の膜厚＋第２層電極配線１０の
膜厚)Ｂおよび第１層電極配線４，第２層電極配線１０
がスルーホールコンタクト部を通して接している幅Ｃと
の比を、２.０×１０~ 3，５.０×１０~ 3，８.０×１
０~ 3，１.０×１０~ 2，２.０×１０~ 2，３.０×１０
~ 2の６条件に振り分け、これら各条件を有する半導体
装置に２００サイクルの温度負荷試験を実施し、各条件
でのプラズマ窒化シリコン膜３のクラック発生率を調査
した結果を示す図である。
【００２７】多層配線の場合、電極と電極とが層間絶縁
膜９で隔離されている場所はクラックが発生しにくい
が、スルーホールコンタクト部を通して大面積の電極配
線４と電極配線１０とが接している場所はクラックが発
生しやすい。この場合でも、図９に示すように、電極配
線４，電極配線１０の膜厚の和Ｂおよび第一層電極配線
４と第二層電極配線１０とがスルーホールコンタクト部
を通して接している幅Ｃに対して、１.０×１０~ 2倍を
越える膜厚Ａのファイナルパッシベーション膜を形成す
ると、図２に示した電極配線４が単層の場合と同様に、
クラック発生が抑えられる。
膜９で隔離されている場所はクラックが発生しにくい
が、スルーホールコンタクト部を通して大面積の電極配
線４と電極配線１０とが接している場所はクラックが発
生しやすい。この場合でも、図９に示すように、電極配
線４，電極配線１０の膜厚の和Ｂおよび第一層電極配線
４と第二層電極配線１０とがスルーホールコンタクト部
を通して接している幅Ｃに対して、１.０×１０~ 2倍を
越える膜厚Ａのファイナルパッシベーション膜を形成す
ると、図２に示した電極配線４が単層の場合と同様に、
クラック発生が抑えられる。
【００２８】なお、図８においては、２層配線の例を示
したが、３層以上の場合も、同様の結果を得ている。
したが、３層以上の場合も、同様の結果を得ている。
【００２９】図１０は、電極配線４がバリアメタル１１
とアルミニウム合金に積層されている半導体装置を示す
図である。なお、電極配線は、複数の層でもよい。
とアルミニウム合金に積層されている半導体装置を示す
図である。なお、電極配線は、複数の層でもよい。
【００３０】この場合も、図１のプラズマ窒化シリコン
膜３の実施例と同等のクラック発生防止効果が得られ
る。
膜３の実施例と同等のクラック発生防止効果が得られ
る。
【００３１】
【発明の効果】本発明によれば、ファイナルパッシベー
ション膜厚Ａと電極配線膜厚Ｂおよび電極配線幅Ｃとの
比が ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係であるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無い半導体装置が得ら
れる。
ション膜厚Ａと電極配線膜厚Ｂおよび電極配線幅Ｃとの
比が ファイナルパッシベーション膜の膜厚Ａ≧０.０１（μ
ｍ~ 1）×電極配線の膜厚Ｂ×電極配線幅Ｃ の関係であるので、モールド材からの応力が電極配線に
およぼす影響を回避できて、しかも、ファイナルパッシ
ベーション膜のクラックの発生が無い半導体装置が得ら
れる。
【図１】本発明による半導体装置のＩＣチップの断面構
造を示す図である。
造を示す図である。
【図２】半導体装置の電極配線上のプラズマ窒化シリコ
ン膜の膜厚と、電極配線のコンタクト部以外の最大膜厚
および電極配線の幅との比を種々変化させ、これらの半
導体装置に２００サイクルの温度負荷試験を実施した場
合の、電極配線上のプラズマ窒化シリコン膜の膜厚Ａと
電極配線の膜厚Ｂおよび電極配線の幅Ｃとの比をパラメ
ータとして、クラック発生率の変化を示す図である。
ン膜の膜厚と、電極配線のコンタクト部以外の最大膜厚
および電極配線の幅との比を種々変化させ、これらの半
導体装置に２００サイクルの温度負荷試験を実施した場
合の、電極配線上のプラズマ窒化シリコン膜の膜厚Ａと
電極配線の膜厚Ｂおよび電極配線の幅Ｃとの比をパラメ
ータとして、クラック発生率の変化を示す図である。
【図３】ファイナルパッシベーション膜をプラズマＣＶ
Ｄ法等で形成した酸化シリコン膜の半導体装置を示す図
である。
Ｄ法等で形成した酸化シリコン膜の半導体装置を示す図
である。
【図４】ファイナルパッシベーション膜を、ＣＶＤ・リ
ンケイ酸ガラスＰＳＧ膜と窒化シリコン膜との積層膜に
形成した半導体装置を示す図である。
ンケイ酸ガラスＰＳＧ膜と窒化シリコン膜との積層膜に
形成した半導体装置を示す図である。
【図５】ファイナルパッシベーション膜を、ＣＶＤ・リ
ンケイ酸ガラスＰＳＧ膜と酸化シリコン膜との積層膜に
形成した半導体装置を示す図である。
ンケイ酸ガラスＰＳＧ膜と酸化シリコン膜との積層膜に
形成した半導体装置を示す図である。
【図６】窒化シリコン膜の膜厚Ａと電極配線の膜厚Ｂお
よび電極配線の幅Ｃとの比が１.０×１０~ 2を越える構
造のものに、ポリイミド樹脂膜をさらに形成した実施例
を示す図である。
よび電極配線の幅Ｃとの比が１.０×１０~ 2を越える構
造のものに、ポリイミド樹脂膜をさらに形成した実施例
を示す図である。
【図７】酸化シリコン膜の膜厚Ａと電極配線の膜厚Ｂお
よび電極配線の幅Ｃとの比が１.０×１０~ 2を越える構
造のものにポリイミド樹脂膜をさらに形成した実施例を
示す図である。
よび電極配線の幅Ｃとの比が１.０×１０~ 2を越える構
造のものにポリイミド樹脂膜をさらに形成した実施例を
示す図である。
【図８】電極配線が２層の半導体装置の実施例を示す図
である。
である。
【図９】プラズマ窒化シリコン膜の膜厚Ａと(第１層電
極配線の膜厚＋第２層電極配線の膜厚)Ｂおよび第１層
電極配線，第２層電極配線がスルーホールコンタクト部
を通して接している幅Ｃとの比を、６条件に振り分け、
これら各条件を有する半導体装置に２００サイクルの温
度負荷試験を実施し、各条件でのプラズマ窒化シリコン
膜のクラック発生率を調査した結果を示す図である。
極配線の膜厚＋第２層電極配線の膜厚)Ｂおよび第１層
電極配線，第２層電極配線がスルーホールコンタクト部
を通して接している幅Ｃとの比を、６条件に振り分け、
これら各条件を有する半導体装置に２００サイクルの温
度負荷試験を実施し、各条件でのプラズマ窒化シリコン
膜のクラック発生率を調査した結果を示す図である。
【図１０】電極配線がバリアメタルとアルミニウム合金
に積層されている半導体装置を示す図である。
に積層されている半導体装置を示す図である。
１ シリコン基板 ２ 絶縁膜 ３ 窒化シリコン膜（ファイナルパッシベーション膜） ４ 電極配線 ５ モールド材 ６ 酸化シリコン膜 ７ リンケイ酸ガラスＰＳＧ膜 ８ ポリイミド樹脂膜 ９ 層間絶縁膜 １０ 第二電極配線 １１ バリアメタル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志村 辰男 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 滝田 順一 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 新野 裕二 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/28 H01L 21/314
Claims (6)
- 【請求項１】 半導体素子を含む基板と前記基板上に形
成される絶縁膜と前記絶縁膜上に選択的に形成される電
極配線と前記絶縁膜上および前記電極配線上に形成され
るファイナルパッシベーション膜と前記基板，前記絶縁
膜，前記電極配線，前記ファイナルパッシベーション膜
を封止するモールド材とを備えた半導体装置において、 前記ファイナルパッシベーション膜の膜厚Ａと前記電極
配線の膜厚Ｂおよび前記電極配線幅Ｃとが、 前記ファイナルパッシベーション膜の膜厚Ａ ≧０．０１（μｍ−１）×前記電極配線の膜厚Ｂ×前記電極配線幅Ｃ の関係を有するファイナルパッシベーション膜を形成し
たことを特徴とする半導体装置。 - 【請求項２】 半導体素子を含む基板と前記基板上に形
成される絶縁膜と前記絶縁膜上に選択的に形成される複
数層の電極配線と前記絶縁膜上および前記電極配線上に
形成されるファイナルパッシベーション膜と前記基板，
前記絶縁膜，前記電極配線，前記ファイナルパッシベー
ション膜を封止するモールド材とを備えた半導体装置に
おいて、 前記ファイナルパッシベーション膜の膜厚Ａと前記複数
層の電極配線の膜厚Ｂおよび前記複数層の電極配線の互
いに接している部分の配線幅Ｃとが、 前記ファイナルパッシベーション膜の膜厚Ａ ≧０．０１（μｍ−１）×前記電極配線の膜厚Ｂ×前記電極配線幅Ｃ の関係を有するファイナルパッシベーション膜を形成し
たことを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、窒化シリコン膜
であることを特徴とする半導体装置。 - 【請求項４】 請求項１または２に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、酸化シリコン膜
であることを特徴とする半導体装置。 - 【請求項５】 請求項１または２に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、リンケイ酸ガラ
スＰＳＧ膜と窒化シリコン膜との積層構造であることを
特徴とする半導体装置。 - 【請求項６】 請求項１または２に記載の半導体装置に
おいて、 前記ファイナルパッシベーション膜が、リンケイ酸ガラ
スＰＳＧ膜と酸化シリコン膜との積層構造であることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060315A JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060315A JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275604A JPH06275604A (ja) | 1994-09-30 |
| JP2990322B2 true JP2990322B2 (ja) | 1999-12-13 |
Family
ID=13138627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060315A Expired - Fee Related JP2990322B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245411A (ja) * | 2009-04-09 | 2010-10-28 | Hitachi Ltd | 半導体装置 |
-
1993
- 1993-03-19 JP JP5060315A patent/JP2990322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275604A (ja) | 1994-09-30 |
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