JP2010245411A

JP2010245411A - 半導体装置

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Publication number: JP2010245411A
Application number: JP2009094513A
Authority: JP
Inventors: Hideaki Kikuchi; 英明菊池; Minoru Asaoka; 稔朝岡; Katsuhisa Yamaguchi; 勝久山口; Toshisuke Noguchi; 俊輔野口; Yuji Takayanagi; 雄治高柳
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2009-04-09
Filing date: 2009-04-09
Publication date: 2010-10-28

Abstract

【課題】小型化・高耐圧化に優れ信頼性の高いパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする。
【選択図】図２

Description

本発明は、半導体装置に関し、特に高耐圧集積回路であるパワー半導体装置における誘電体分離型の半導体装置に関するものである。

パワー半導体装置は、モータ・発電機等の電気機器の制御や電力を変換するために用いられる大電力の半導体装置である。近年、省エネ・環境負荷低減の要求によりインバータ制御が普及し、パワー半導体装置の需要が急伸している。また、制御効率の向上を目的として、パワー半導体装置の使用環境は高電圧・大電流化（大電力化）がさらに進展し、要求される使用条件なども益々厳しくなってきている。

このような背景の下、半導体素子間の絶縁耐圧が数10〜数100 Vと高耐圧のパワー半導体装置においては、集積化する各半導体素子を誘電体で分離する方法がよく用いられている。誘電体分離の半導体装置は、誘電体膜(例えば、酸化絶縁膜：SiO₂膜)で半導体素子間を分離することから、p-n接合分離の場合と異なりラッチアップ現象がなく、論理回路とパワースイッチ部とをワンチップ化（すなわち小型化）することが可能であり、また高耐圧化に有利である。

また、半導体装置においては、集積度の向上と信号伝達速度の向上がますます要求されている。それに伴って、電極配線の幅と電極配線の間隔とを減少させることが必要になり、さらに、電極配線の密度増加に伴う配線間容量にも考慮する必要がある。これらの要求を満たすため、電極配線の構造やその形成プロセスの精度向上（結果として歩留まり向上）は、その重要性が高まっている。

従来技術として、特許文献１（特開平02−161747号公報）では、素子島分離領域の外郭近傍にチップ領域を取り囲むチップ分離領域を形成し、素子島の分離状態判定用の電極としてスクライブ領域に設けた第１の電極と素子島分離領域とチップ分離領域との間に設けた第２の電極とを有する誘電体分離型半導体装置が開示されている。特許文献２の半導体装置は、顕微鏡観察により行っていた素子島の分離判定検査を電気的かつ自動的に行えることから、ワークタイムの短縮や品質管理の向上に寄与するとされている。

また、特許文献２（特開平05−347362号公報）では、電極配線の形成プロセスを安定させることを目的として、次のような製造方法が開示されている。スパッタリング法によってウエハの表面に配線用の薄膜を形成した後、エッチング法によって上記薄膜を除去してウエハの表面に配線膜を形成し、然る後、プラズマCVD法によってウエハの配線膜の形成された面に絶縁膜あるいは保護膜を形成する半導体装置の製造方法において、上記スパッタリング工程では第１ウエハ保持具でウエハの全周縁部を露呈した状態でウエハを保持してウエハに金属をスパッタリングして金属薄膜を形成し、また、上記エッチング工程ではスパッタリング工程後のウエハを第２ウエハ保持具でその外周縁部を隠蔽した状態で保持してウエハの金属薄膜をエッチングによって除去する製造方法である。

特開平２−１６１７４７号公報特開平５−３４７３６２号公報

特許文献１の記載にあるように、誘電体分離型の半導体装置（特にパワー半導体装置）では、その製造プロセスの途中で素子島の分離判定検査や絶縁耐圧試験がしばしば行われる。ここにおいて、例えばプローブ検査によって絶縁耐圧試験を行おうとした場合、従来の誘電体分離型の半導体装置はチップ領域に隣接するスクライブ領域がGND（接地）状態になっており、絶縁耐圧検査をする２点間（半導体素子とスクライブ領域）の距離が短い上に電位差が大きいことからアーク放電が発生し易く、検査すべき半導体素子を破壊してしまう問題があった。すなわち、品質管理を向上させるための検査に起因して、製品歩留まりを低下させてしまうという問題があった。

また、半導体装置の信頼性評価試験としてプレッシャークッカー試験（PCT試験、樹脂封止された電子部品などの耐湿性を評価する試験）などもしばしば行われる。このとき、特許文献２の製造方法により製造した半導体装置においても、十分な信頼性評価が得られない場合があった。すなわち、半導体装置の構造や製造方法において、これまで以上の対策が必要であると考えられた。

従って、本発明の目的は、上述した問題を解決すべく、小型化・高耐圧化に優れ信頼性の高いパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供することにある。

本発明は、上記目的を達成するため、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、
少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする半導体装置を提供する。

また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置において、以下のような改良や変更を加えることができる。
（１）前記半導体基板の端部と前記電極配線膜の最遠心部との距離が0.8 mm以上1.5 mm以内の範囲で離れている。
（２）前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されている。
（３）前記半導体基板は前記端部が面取りされたSOI基板である。

本発明によれば、小型化・高耐圧化に優れ信頼性の高いパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の１例を示す模式図であり、（ａ）は全体平面図、(ｂ)は部分拡大図である。図１(ｂ)のＡ−Ａ線に沿った断面模式図である。本発明の実施形態に係る半導体装置のうち、単結晶基板の製造方法の１例を示す断面模式図である。本発明の実施形態に係る半導体装置のうち、電極配線膜の製造方法の１例を示す断面模式図である。プラズマCVD装置の１例で平行平板型プラズマCVD装置の概略を示す模式図である。図５の装置における反応管内部の概略を示す模式図であり、(ａ)は図５中のＢ−Ｂ線に沿った断面図、(ｂ)は(ａ)の部分拡大図である。成膜異常と距離Lとの関係を示すグラフである。クラック発生率と膜厚比率との関係を示すグラフである。

以下、図を参照しながら本発明に係る実施形態を説明する。なお、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で組合せや改良が適宜可能である。また、本明細書の図面中で同義の部分には同一の符号を付して重複する説明を省略する。

（半導体装置の構造）
図１は、本発明の実施形態に係る半導体装置の１例を示す模式図であり、（ａ）は全体平面図、(ｂ)は部分拡大図である。図１に示すように、本発明の実施形態に係る半導体装置10は、半導体基板10’内でチップ配列領域11の全体がチップ配列領域分離帯13によってグランド領域12に対して誘電体分離している。チップ配列領域11内では、格子状のスクライブ領域14によって区画された複数のチップ領域15が整列配置されている。半導体素子19は、チップ領域15内で素子領域分離帯17によって誘電体分離された素子領域16内に形成されている。スクライブ領域14は、スクライブ領域分離帯18によって寸断されるように誘電体分離されており、スクライブ領域分離帯18がチップ領域15を取り囲むように形成されている。なお、スクライブ領域分離帯18の配置は、スクライブ領域14の幅方向における中央に限定されるものではない。

図２は、図１(ｂ)のＡ−Ａ線に沿った断面模式図である。図２に示すように、電極配線膜21，21’は厚さが0.8μm以上2.3μm以下で形成されており、該電極配線膜21，21’上のパシベーション膜22は厚さが0.8μm以上2.7μm以下で形成されており、電極配線膜21，21’の厚さに対する前記パシベーション膜22の厚さの比率は1.0以上1.2以下である。また、半導体基板10’の端部と最遠心部の電極配線膜21’との距離Lが0.8 mm以上1.5 mm以内の範囲で離れている。なお、図１中では、図を簡素化するために絶縁膜20や電極配線21，21’やパシベーション膜22の図示を省略した。

本発明の実施形態は、第１に、半導体素子19が形成される素子領域16の誘電体分離（「フローティング」とも称する）に加えて、チップ領域15に隣接するスクライブ領域14も誘電体分離させることに特徴がある。さらに、スクライブ領域14のフローティングをより確実に担保するために、スクライブ領域分離帯18によって該スクライブ領域14を寸断するように誘電体分離することにポイントがある。これは、スクライブ領域が一体としてつながっている場合、周縁のごく一部にでも分離不良箇所が存在した時にスクライブ領域全体がGND状態になってしまうことを避けるためである。これらの特徴により、プローブ検査を行う半導体素子19とスクライブ領域14との電位差を実質的に無くすことができ、プローブ検査時のアーク放電を防止することができる。これは、半導体装置におけるチップの小型化・生産効率の向上・品質管理の向上につながる。

本発明の実施形態は、第２に、半導体基板10’の端部と最遠心部の電極配線膜21’との距離Lが少なくとも0.8 mm以上離れている特徴がある。これにより、パシベーション膜22を形成するプロセス中（例えば、プラズマCVD法）において望ましくない異常現象（例えば、アーク放電）を避けることができる。また、該距離Lを1.5 mm以内とすることによって、チップ配列領域11を最大限活用できる。これは、半導体装置における生産効率の向上（歩留まりの向上）につながる。

また、本発明の実施形態は、第３に、電極配線膜21，21’の厚さが0.8μm以上2.3μm以下であり、パシベーション膜22の厚さが0.8μm以上2.7μm以下であり、電極配線膜21，21’の厚さに対する前記パシベーション膜22の厚さの比率（以下、膜厚比率と称す）が1.0以上1.2以下という特徴がある。膜厚比率が1.0より小さいと、PCT試験などの信頼性試験おいてパシベーション膜22にクラックが発生する等の不具合が生じる。また、膜厚比率が1.2より大きいと、パシベーション膜のパターニング不良や半導体基板の反り等の要因となることから好ましくない。よって、膜厚比率を1.0以上1.2以下と規定する。この特徴は、半導体装置における信頼性の向上につながる。

（半導体装置の製造方法）
次に半導体装置の製造方法について説明する。図３は、本発明の実施形態に係る半導体装置のうち、単結晶基板の製造方法の１例を示す断面模式図である。

まず、図３(ａ)に示すように、シリコン単結晶基板１の表面を酸化してその全面に酸化膜２(例えばSiO₂膜)を形成する。次に、酸化膜２を形成したシリコン単結晶基板１の一方の主表面に対して、ホトリソグラフ法等で各分離帯のパターンニングを行う。このとき、素子領域16をフローティングさせるための従来からある分離帯パターン（素子領域分離帯17）に加えて、スクライブ領域14を寸断しながらフローティングさせるための分離帯パターン（スクライブ領域分離帯18）と、チップ配列領域11の全体をフローティングさせるための分離帯パターン（チップ配列領域分離帯13）を形成する。その後、エッチング等の方法により予定の箇所の酸化膜２を除去する。

なお、スクライブ領域分離帯18がチップ配列領域11の最外周において閉じるように形成される場合は、チップ配列領域分離帯13を別途設けてもよいし、設けなくてもよい。また、これら分離帯のパターニング・誘電体膜除去は一括して行うことが好ましいが、必要に応じて分けて行ってもよい。

次に、図３(ｂ)に示すように、残された酸化膜２をマスクとして用い、例えば水酸化カリウムとイソプロピルアルコール混液を用いる異方性エッチングにて深さ約５〜80μmの分離溝３を形成する。前記マスクとして利用した酸化膜２をエッチングにより全て除去した後、シリコン単結晶基板１の表面を再び酸化して、全面に厚さ１〜５μmのフローティング用の誘電体膜４(例えば酸化膜：SiO₂膜)を形成する。

次に、図３(ｃ)に示すように、分離溝３を形成した側の主表面に第１のシリコン多結晶膜５を高温（例えば1000〜1250℃）の気相成長法（CVD法）等により分離溝３が埋まる程度の厚さ(例えば50〜300μm)堆積させる。その後、シリコン単結晶基板１の他方の主表面（分離溝３を形成した側の裏面）を基準として第１のシリコン多結晶膜５の大きな凹凸を研削等で除去し、化学機械研磨（CMP）等の方法によって表面の細かい凹凸部を研磨して平滑化する。次に、低温（例えば500〜800℃）のCVD法等により第１のシリコン多結晶膜５の平滑面上に第２のシリコン多結晶膜６を厚さ約２〜５μmで堆積させる。その後、形成した第２のシリコン多結晶膜６の表面をCMP等の方法によって研磨しウエハ接合が可能な平滑面７に仕上げる。

次に、図３(ｄ)に示すように、半導体基板10’の支持体となるシリコン単結晶基板８を第２のシリコン多結晶膜６の平滑面７に貼り合わせる。なお、シリコン単結晶基板８は、予め表面を酸化してその全面に酸化膜２(例えばSiO₂膜)を形成しておく。また、これら２枚のウエハの貼り合わせは、例えば高温の熱処理により接合することができる。また、上述では張り合わせ方式によって半導体基板を作製したが、SIMOX (Separation by Implantation of Oxygen) 方式によるSOI (silicon on insulator) 基板を用いてもよい。

次に、図３(ｅ)に示すように、シリコン単結晶基板１の他方の主表面（分離溝３を形成した側の裏面）からシリコン単結晶基板１を研削・研磨し、誘電体膜４が表面に現れるまで除去する。また、必要に応じて、半導体基板10’の端部に面取り加工を施す。以上により、誘電体膜４によって分離された単結晶島１’を有する半導体基板10’が得られる。

上記のように作製した半導体基板10’に対し、通常のLSI製造プロセスと同様のプロセスを施すことで単結晶島１’上（素子領域16内）に半導体素子19を形成する。

図４は、本発明の実施形態に係る半導体装置のうち、電極配線膜の製造方法の１例を示す断面模式図である。まず、図４(ａ)に示すように、半導体素子19を形成した半導体基板10’の表面に絶縁膜20(例えばSiO₂膜)をCVD法等で形成する。その後、半導体素子19への配線接続のためのコンタクトホール（図示せず）をホトリソグラフ法等でパターニングする。

次に、図４(ｂ)に示すように、絶縁膜20を形成した半導体基板10’の全面にアルミニウム等の電極配線膜21をCVD法等により形成する。このとき、電極配線膜21の厚さが0.8μm以上2.3μm以下となるように制御する。

次に、図４(ｃ)〜(ｄ)に示すように、レジスト23を塗布しホトリソグラフ法で電極配線膜21，21’をパターニングする。電極配線膜のパターニングは、膜厚の約半分までをウエットエッチ法で除去し、残りの半分をドライエッチ法により除去して行う。その後、レジスト23を除去する。

電極配線膜21，21’をパターニングした後、半導体素子19と電極配線膜21とのコンタクト抵抗を下げる目的で400〜450℃のアニールを行う。該アニールは、一般的に水素・窒素の雰囲気中で行われる。以上により、電極配線膜21，21’が形成（パターニング）された半導体装置10”（図３(ｅ)参照）が得られる。

次に、半導体素子19や電極配線膜21の表面を機械的損傷や汚染、水分などの外部雰囲気から保護する目的で上記の半導体装置上にパシベーション膜22を形成する。パシベーション膜は、半導体装置の信頼性を左右する重要な膜であり、窒化ケイ素膜が用いられることが多い。パシベーション膜の形成には、一般的にプラズマCVD法が用いられる。

図５は、プラズマCVD装置の１例で平行平板型プラズマCVD装置の概略を示す模式図である。図６は、図５の装置における反応管内部の概略を示す模式図であり、(ａ)は図５中のＢ−Ｂ線に沿った断面図、(ｂ)は(ａ)の部分拡大図である。図５に示すように、平行平板型プラズマCVD装置50では、ヒータ51の内側に反応管52が設置され、原料ガスを供給するガスコントローラ54が反応管52に配設されたガス導入口53に接続され、排ガスを排気するドライポンプ57がバルブ56を介して反応管52に配設されたガス排出口55に接続されている。

また、図６に示すように、反応管52中には黒鉛製のプレート58が平行平板状に配置され、プレート58とツメ59（黒鉛製）とで複数個の半導体装置10”を保持できる構造になっている。プレート58は、陰極と陽極が交互となるようにRF発振機60と接続されている。なお、図６(ａ)中では、図を簡素化するためにヒータ51の図示を省略した。

窒化ケイ素膜の原料ガスとしてはモノシラン（SiH₄）とアンモニア（NH₃）とがしばしば用いられ、ドライポンプ57とバルブ56とにより圧力制御された（例えば2.0 mtorr程度）反応管52に導入される。ヒータ51によって反応管内部を加熱しながら（例えば285〜300℃）、隣接するプレート58間に（隣接する陰極と陽極との間に）430 kHz程度の周波数で電圧を印加し、発生するプラズマを利用することで半導体装置10”上にパシベーション膜が形成される。このとき、パシベーション膜の厚さが0.8μm以上2.7μm以下となり、膜厚比率が1.0以上1.2以下となるように制御する。

（半導体基板の端部と最遠心部の電極配線膜との距離Lに関する検討）
半導体基板10’の端部と最遠心部の電極配線膜21’との距離Lを規定するための検討を行った。電極配線膜の形成・パターニングの工程において（図４参照）、距離Lが0.0 mm、0.2 mm、0.4 mm、0.6 mm、0.8 mm、1.0 mm、1.2 mm、1.4 mmとなるようにパターニングした半導体基板10”を作製した。その後、用意した半導体基板10”を平行平板型プラズマCVD装置50（図５、図６参照）にセットし、パシベーション膜22を成膜した。このとき、パシベーション膜の形成における成膜異常（例えばアーク放電によるパシベーション膜の損傷）の有無を調査した。

図７は、成膜異常と距離Lとの関係を示すグラフである。図７に示したように、半導体基板の端部と最遠心部の電極配線膜との距離Lが0.0〜0.6 mmの範囲で、パシベーション膜に成膜異常が観察された。それら成膜異常は、最遠心部の電極配線膜21’と半導体基板を保持するツメ59との間で発生しており、成膜中のアーク放電に起因するものと考えられた。これに対し、距離Lが0.8〜1.4 mmの範囲では成膜異常が観察されなかった。この結果から、パシベーション膜形成において成膜異常を防止するためには、距離Lを0.8 mm以上とすることが好ましいと言える。一方、距離Lの上限に関しては、半導体基板の有効活用（チップ配列領域11の極大化）の観点から、1.5 mm以下が好ましいと言える。

（電極配線膜の厚さに対するパシベーション膜の厚さの比率に関する検討）
電極配線膜21，21’の厚さに対するパシベーション膜22の厚さの比率（膜厚比率）を規定するための検討を行った。上記距離Lを0.8 mmとし電極配線膜21，21’の厚さを0.8μmとした半導体基板10”を用意し、異なるパシベーション膜厚さ（膜厚比率＝0.7〜1.3）を有する半導体装置10を作製した。作製した半導体装置10に対し、PCT試験とヒートサイクル試験（-65℃⇔150℃、100サイクル）を行い、信頼性評価としてパシベーション膜のクラックの有無を観察した。

図８は、クラック発生率と膜厚比率との関係を示すグラフである。図８に示したように、膜厚比率が0.7、0.8、0.9の場合において、パシベーション膜にクラックの発生が観察された。これに対し、膜厚比率が1.0以上（1.0、1.1、1.2、1.3）の場合においては、パシベーション膜のクラックは観察されなかった。この結果から、パシベーション膜のクラック発生を防止するためには、膜厚比率を1.0以上とすることが好ましいと言える。

次に、距離Lを1.4 mmとし電極配線膜21，21’の厚さを2.3μmとした半導体基板10”を用意し、上記と同様に、異なる膜厚比率を有する半導体装置10を作製し、信頼性評価と半導体装置の反りの評価を行った。その結果、膜厚比率が1.0より小さい場合において、パシベーション膜にクラックの発生が観察された。一方、パシベーション膜の厚さが2.8μm以上（膜厚比率が1.22以上）の場合において、実用上の許容度を超える反りが半導体装置に発生した。このことから、パシベーション膜の厚さは2.7μm以上で膜厚比率が1.2以下が好ましいと言える。

１…シリコン単結晶基板、１’…単結晶島、２…酸化膜、３…分離溝、４…誘電体膜、
５…第１のシリコン多結晶膜、６…第２のシリコン多結晶膜、７…平滑面、
８…シリコン単結晶基板、
10…半導体装置、10’，10”…半導体基板、
11…チップ配列領域、12…グランド領域、13…チップ配列領域分離帯、
14…スクライブ領域、15…チップ領域、16…素子領域、17…素子領域分離帯、
18…スクライブ領域分離帯、19…半導体素子、20…絶縁膜、21…電極配線膜、
21’…電極配線膜の最遠心部、22…パシベーション膜
50…平行平板型プラズマCVD装置、51…ヒータ、52…反応管、53…ガス導入口、
54…ガスコントローラ、55…ガス排出口、56…バルブ、57…ドライポンプ、
58…プレート、59…ツメ、60…RF発振機。

Claims

半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、
少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、
前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、
前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記半導体基板の端部と前記電極配線膜の最遠心部との距離が0.8 mm以上1.5 mm以内の範囲で離れていることを特徴とする半導体装置。
請求項１または請求項２に記載の半導体装置において、
前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、
前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されていることを特徴とする半導体装置。
請求項１乃至請求項３のいずれかに記載の半導体装置において、
前記半導体基板は前記端部が面取りされたSOI基板であることを特徴とする半導体装置。