JP2010245411A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010245411A JP2010245411A JP2009094513A JP2009094513A JP2010245411A JP 2010245411 A JP2010245411 A JP 2010245411A JP 2009094513 A JP2009094513 A JP 2009094513A JP 2009094513 A JP2009094513 A JP 2009094513A JP 2010245411 A JP2010245411 A JP 2010245411A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- electrode wiring
- thickness
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】本発明に係る半導体装置は、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする。
【選択図】図2
Description
少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする半導体装置を提供する。
(1)前記半導体基板の端部と前記電極配線膜の最遠心部との距離が0.8 mm以上1.5 mm以内の範囲で離れている。
(2)前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されている。
(3)前記半導体基板は前記端部が面取りされたSOI基板である。
図1は、本発明の実施形態に係る半導体装置の1例を示す模式図であり、(a)は全体平面図、(b)は部分拡大図である。図1に示すように、本発明の実施形態に係る半導体装置10は、半導体基板10’内でチップ配列領域11の全体がチップ配列領域分離帯13によってグランド領域12に対して誘電体分離している。チップ配列領域11内では、格子状のスクライブ領域14によって区画された複数のチップ領域15が整列配置されている。半導体素子19は、チップ領域15内で素子領域分離帯17によって誘電体分離された素子領域16内に形成されている。スクライブ領域14は、スクライブ領域分離帯18によって寸断されるように誘電体分離されており、スクライブ領域分離帯18がチップ領域15を取り囲むように形成されている。なお、スクライブ領域分離帯18の配置は、スクライブ領域14の幅方向における中央に限定されるものではない。
次に半導体装置の製造方法について説明する。図3は、本発明の実施形態に係る半導体装置のうち、単結晶基板の製造方法の1例を示す断面模式図である。
半導体基板10’の端部と最遠心部の電極配線膜21’との距離Lを規定するための検討を行った。電極配線膜の形成・パターニングの工程において(図4参照)、距離Lが0.0 mm、0.2 mm、0.4 mm、0.6 mm、0.8 mm、1.0 mm、1.2 mm、1.4 mmとなるようにパターニングした半導体基板10”を作製した。その後、用意した半導体基板10”を平行平板型プラズマCVD装置50(図5、図6参照)にセットし、パシベーション膜22を成膜した。このとき、パシベーション膜の形成における成膜異常(例えばアーク放電によるパシベーション膜の損傷)の有無を調査した。
電極配線膜21,21’の厚さに対するパシベーション膜22の厚さの比率(膜厚比率)を規定するための検討を行った。上記距離Lを0.8 mmとし電極配線膜21,21’の厚さを0.8μmとした半導体基板10”を用意し、異なるパシベーション膜厚さ(膜厚比率=0.7〜1.3)を有する半導体装置10を作製した。作製した半導体装置10に対し、PCT試験とヒートサイクル試験(-65℃⇔150℃、100サイクル)を行い、信頼性評価としてパシベーション膜のクラックの有無を観察した。
5…第1のシリコン多結晶膜、6…第2のシリコン多結晶膜、7…平滑面、
8…シリコン単結晶基板、
10…半導体装置、10’,10”…半導体基板、
11…チップ配列領域、12…グランド領域、13…チップ配列領域分離帯、
14…スクライブ領域、15…チップ領域、16…素子領域、17…素子領域分離帯、
18…スクライブ領域分離帯、19…半導体素子、20…絶縁膜、21…電極配線膜、
21’…電極配線膜の最遠心部、22…パシベーション膜
50…平行平板型プラズマCVD装置、51…ヒータ、52…反応管、53…ガス導入口、
54…ガスコントローラ、55…ガス排出口、56…バルブ、57…ドライポンプ、
58…プレート、59…ツメ、60…RF発振機。
Claims (4)
- 半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、
少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、
前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、
前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板の端部と前記電極配線膜の最遠心部との距離が0.8 mm以上1.5 mm以内の範囲で離れていることを特徴とする半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、
前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されていることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置において、
前記半導体基板は前記端部が面取りされたSOI基板であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009094513A JP2010245411A (ja) | 2009-04-09 | 2009-04-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009094513A JP2010245411A (ja) | 2009-04-09 | 2009-04-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010245411A true JP2010245411A (ja) | 2010-10-28 |
Family
ID=43098071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009094513A Pending JP2010245411A (ja) | 2009-04-09 | 2009-04-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010245411A (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0252451A (ja) * | 1988-08-17 | 1990-02-22 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
JPH02161747A (ja) * | 1988-12-15 | 1990-06-21 | Oki Electric Ind Co Ltd | 誘電体分離型半導体装置及びその製造方法 |
JPH05347362A (ja) * | 1992-06-12 | 1993-12-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH06275604A (ja) * | 1993-03-19 | 1994-09-30 | Hitachi Ltd | 半導体装置 |
JPH11145171A (ja) * | 1997-11-05 | 1999-05-28 | Matsushita Electron Corp | 半導体装置 |
JP2004186226A (ja) * | 2002-11-29 | 2004-07-02 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
JP2004311570A (ja) * | 2003-04-03 | 2004-11-04 | Nec Electronics Corp | 半導体装置とその製造方法 |
-
2009
- 2009-04-09 JP JP2009094513A patent/JP2010245411A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0252451A (ja) * | 1988-08-17 | 1990-02-22 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
JPH02161747A (ja) * | 1988-12-15 | 1990-06-21 | Oki Electric Ind Co Ltd | 誘電体分離型半導体装置及びその製造方法 |
JPH05347362A (ja) * | 1992-06-12 | 1993-12-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH06275604A (ja) * | 1993-03-19 | 1994-09-30 | Hitachi Ltd | 半導体装置 |
JPH11145171A (ja) * | 1997-11-05 | 1999-05-28 | Matsushita Electron Corp | 半導体装置 |
JP2004186226A (ja) * | 2002-11-29 | 2004-07-02 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
JP2004311570A (ja) * | 2003-04-03 | 2004-11-04 | Nec Electronics Corp | 半導体装置とその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9972520B2 (en) | Aluminum nitride electrostatic chuck used in high temperature and high plasma power density semiconductor manufacturing process | |
KR101190891B1 (ko) | 관통전극의 형성방법 및 반도체 장치 | |
US20110006389A1 (en) | Suppressing fractures in diced integrated circuits | |
CN105308726A (zh) | 用于对半导体晶片进行等离子体切片的方法和设备 | |
US11688639B2 (en) | Semiconductor device and method | |
TW201730921A (zh) | 經設計之基材上之寬帶隙元件積體電路結構 | |
US10685883B1 (en) | Method of wafer dicing and die | |
JP5011740B2 (ja) | 半導体装置の製造方法 | |
CN101604660A (zh) | 台型半导体装置及其制造方法 | |
KR100275600B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
JP2007027324A (ja) | 半導体装置およびその製造方法 | |
JP2008270465A (ja) | マイクロトランスの製造方法 | |
CN102130036B (zh) | 浅沟槽隔离结构制作方法 | |
US6780756B1 (en) | Etch back of interconnect dielectrics | |
JP2010245411A (ja) | 半導体装置 | |
US7132354B2 (en) | Inspection methods for a semiconductor device | |
JP4499623B2 (ja) | 半導体素子の製造方法 | |
JP5454757B2 (ja) | 半導体装置 | |
US20070249118A1 (en) | Semiconductor device and method of manufacturing the same | |
JPH11354503A (ja) | エッチング装置およびその操作方法ならびに半導体装置の製造方法 | |
CN100466218C (zh) | 半导体器件的制造方法 | |
CN111435650A (zh) | 半导体结构及其形成方法 | |
CN102420201A (zh) | 硅通孔结构及其制造方法 | |
CN115831774B (zh) | 一种晶圆处理方法 | |
JP2013093442A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130924 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130926 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20131206 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140204 |