JPH0252451A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH0252451A JPH0252451A JP20322688A JP20322688A JPH0252451A JP H0252451 A JPH0252451 A JP H0252451A JP 20322688 A JP20322688 A JP 20322688A JP 20322688 A JP20322688 A JP 20322688A JP H0252451 A JPH0252451 A JP H0252451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は誘電体弁Ｍ基板の製造方法に関するものである
。
。
（従来の技術）
従来このような分野の技術としては、例えば、次に示す
ようなものがあった。
ようなものがあった。
以下、その構成を図を用いて説明する。
第４図はかかる従来の最も代表的な誘電体分離基板の製
造工程断面図である。
造工程断面図である。
まず、単結晶Ｓｉ基板１上に絶縁膜２を形成し、周知の
ホトリソ・エツチング技術により、第４図（ａ）に示す
ように、所望のバターニングを行い、素子分離用の開口
部を形成する。
ホトリソ・エツチング技術により、第４図（ａ）に示す
ように、所望のバターニングを行い、素子分離用の開口
部を形成する。
次に、第４図（ｂ）に示すように、異方性エツチングを
行い、開口部に■溝３を形成する。
行い、開口部に■溝３を形成する。
次に、第４図（ｃ）に示すように、絶縁膜２を全て除去
した後、分離用酸化膜４を形成する。
した後、分離用酸化膜４を形成する。
次に、第４図（ｄ）に示すように、支持層となる多結晶
（ポリ）５４層５を堆積する。
（ポリ）５４層５を堆積する。
その後、第４図（ｅ ）に示すように、基板１の反対面
よりＶ溝３の底部直前〔第４図（ｄ）の破線の位置〕ま
で、速度の速い荒研磨又は研削により除去する。
よりＶ溝３の底部直前〔第４図（ｄ）の破線の位置〕ま
で、速度の速い荒研磨又は研削により除去する。
次に、第４図（ｆ）に示すように、■溝３の底部が露出
するまで、基板ｌの鏡面仕上げ研磨を行う。
するまで、基板ｌの鏡面仕上げ研磨を行う。
ここで、仕上げ研磨とは、一般に行っているコロイダル
シリカアルカリ液系の研摩剤を用いたメカノ−ケミカル
ポリッシュであり、研ｉｔは前工程での加工歪層が完全
になくなるまで、通常２０〜３０ｔＩｍ行う。
シリカアルカリ液系の研摩剤を用いたメカノ−ケミカル
ポリッシュであり、研ｉｔは前工程での加工歪層が完全
になくなるまで、通常２０〜３０ｔＩｍ行う。
このようにして、第４図（ｆ）に示すように、単結晶Ｓ
ｉ島６が酸化［４で分離された誘電体分離基（反を得る
ことができる。
ｉ島６が酸化［４で分離された誘電体分離基（反を得る
ことができる。
（発明が解決しようとする課題）
しかしながら、上記工程において、支持体となる厚いポ
リＳｉ層５を形成する際に反りが発生すること、また、
単結晶Ｓｉ基Ｆｉ１そのものが初期厚みにバラツキをも
っていること等から、研磨工程中、基準面となる基板ｌ
の表面と平行に研磨除去することが極めて困難であると
いう欠点を有している。
リＳｉ層５を形成する際に反りが発生すること、また、
単結晶Ｓｉ基Ｆｉ１そのものが初期厚みにバラツキをも
っていること等から、研磨工程中、基準面となる基板ｌ
の表面と平行に研磨除去することが極めて困難であると
いう欠点を有している。
そのため、基板１内において、研磨不足による分離不良
領域や、逆に研磨オーバー領域が生じ、各単結晶Ｓｉ島
６の分離が不確実、不均一を招き、誘電体分離基板の歩
留まりを低下させる要因となっていた。
領域や、逆に研磨オーバー領域が生じ、各単結晶Ｓｉ島
６の分離が不確実、不均一を招き、誘電体分離基板の歩
留まりを低下させる要因となっていた。
本発明は、以上述べた単結晶Ｓｉ島の研磨状態が不確実
で、不均一であるという欠点を低域し、基板全体にわた
って精度の良い単結晶Ｓｉ島をもった誘電体骨＃を基板
の製造方法を提供することを目的とする。
で、不均一であるという欠点を低域し、基板全体にわた
って精度の良い単結晶Ｓｉ島をもった誘電体骨＃を基板
の製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、誘電体分離基板の製造方法において、半導体
基板の表面に絶縁膜を形成し、該絶縁膜をパターニング
する工程と、該パターン化された絶縁膜をマスクとして
前記半導体基板に異方性エツチングを行い、該半導体基
板に素子分離用の■溝を形成すると同時に、該素子分離
用のＶ溝よりも深い■溝をスクライブ予定領域に形成す
る工程と、前記絶縁膜を除去した後、前記■溝の内壁を
含む前記基板表面に素子分離用の絶縁膜を形成する工程
と、その上に支持体層を形成する工程と、前記半導体基
板の反対表面より、前記ａい■溝の底部が露出する直前
まで第１の研磨を行い、前記半導体基板を除去する工程
と、その後、前記素子分離用の■溝の底部が露出するま
で仕上げの第２の研磨を行う工程とを順次施すようにし
たものである。
基板の表面に絶縁膜を形成し、該絶縁膜をパターニング
する工程と、該パターン化された絶縁膜をマスクとして
前記半導体基板に異方性エツチングを行い、該半導体基
板に素子分離用の■溝を形成すると同時に、該素子分離
用のＶ溝よりも深い■溝をスクライブ予定領域に形成す
る工程と、前記絶縁膜を除去した後、前記■溝の内壁を
含む前記基板表面に素子分離用の絶縁膜を形成する工程
と、その上に支持体層を形成する工程と、前記半導体基
板の反対表面より、前記ａい■溝の底部が露出する直前
まで第１の研磨を行い、前記半導体基板を除去する工程
と、その後、前記素子分離用の■溝の底部が露出するま
で仕上げの第２の研磨を行う工程とを順次施すようにし
たものである。
（作用）
本発明によれば、誘電体分離基板に素子分離用の■溝を
形成する際、同時に、後に半導体素子のスクライブ領域
となるライン上に前記■溝より深い■溝を形成し、仕上
げ研磨時にまずスクライブ領域上の■溝底部を露出させ
、この底部露出と共に表れる分離酸化膜とＳｉ基板との
研磨速度の差、つまり分離酸化膜はＳｉ基板に比して極
端に遅いことに着目して研磨を面一に行い、均一な単結
晶Ｓｉ島を得るようにしたものである。
形成する際、同時に、後に半導体素子のスクライブ領域
となるライン上に前記■溝より深い■溝を形成し、仕上
げ研磨時にまずスクライブ領域上の■溝底部を露出させ
、この底部露出と共に表れる分離酸化膜とＳｉ基板との
研磨速度の差、つまり分離酸化膜はＳｉ基板に比して極
端に遅いことに着目して研磨を面一に行い、均一な単結
晶Ｓｉ島を得るようにしたものである。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の誘電体分離基板の製造工程断面図であ
り、説明上、素子形成領域とスクライブ領域が併記され
ている。
り、説明上、素子形成領域とスクライブ領域が併記され
ている。
まず、（１００）面を有する単結晶Ｓｉ基板１０を用意
し、この単結晶Ｓｉ基板１０の表面にエツチングマスク
材となる絶縁膜（通常Ｓｉ０ｇ膜）２０を形成し、第１
図（ａ）に示すように、周知のホトリソ・エンチング技
術により所望のパターニングを行い、素子形成領域上に
所望の幅Ｗ１をもった素子分離用の開口部すを形成する
。この時、従来方法とは異なり、前記素子分離用の開口
部すに加えて、将来のチップ分割のためのスクライブ領
域上に、素子分離開口部の幅Ｗ１よりも大きな幅Ｗｚを
もった開口部ａを形成する。これを平面でみると、第２
図に示すように配置される。
し、この単結晶Ｓｉ基板１０の表面にエツチングマスク
材となる絶縁膜（通常Ｓｉ０ｇ膜）２０を形成し、第１
図（ａ）に示すように、周知のホトリソ・エンチング技
術により所望のパターニングを行い、素子形成領域上に
所望の幅Ｗ１をもった素子分離用の開口部すを形成する
。この時、従来方法とは異なり、前記素子分離用の開口
部すに加えて、将来のチップ分割のためのスクライブ領
域上に、素子分離開口部の幅Ｗ１よりも大きな幅Ｗｚを
もった開口部ａを形成する。これを平面でみると、第２
図に示すように配置される。
このスクライブ領域上の開口部の配置方法は任意で良い
が、後の仕上げ研磨時、本発明の効果をより一層高める
ためには、露出する酸化膜の面積を大とした方が良い。
が、後の仕上げ研磨時、本発明の効果をより一層高める
ためには、露出する酸化膜の面積を大とした方が良い。
このことから、第３図（ａ）に示すように、スクライブ
ライン上に直角に横切るように開口部ｄを複数設ける方
が、第３図（ｂ）に示すように、スクライブライン上に
平行に開口部ｅを設けるより望ましい。
ライン上に直角に横切るように開口部ｄを複数設ける方
が、第３図（ｂ）に示すように、スクライブライン上に
平行に開口部ｅを設けるより望ましい。
次に、第１図（ｂ）に示すように、絶縁膜２０をマスク
として、ＫＯＩ＋水溶液等により異方性エツチングを行
い、それぞれの開口部に深さの異なる■溝３０と■溝３
１を形成する。この時、■溝３０とＶ溝３１の深さは、
開口幅がＷ ＋ ＜ Ｗ ｚの関係上、おのずと■溝３
Ｑ＜Ｖ溝３１となる。
として、ＫＯＩ＋水溶液等により異方性エツチングを行
い、それぞれの開口部に深さの異なる■溝３０と■溝３
１を形成する。この時、■溝３０とＶ溝３１の深さは、
開口幅がＷ ＋ ＜ Ｗ ｚの関係上、おのずと■溝３
Ｑ＜Ｖ溝３１となる。
次に、第１図（ｃ）に示すように、絶縁膜２０を全面除
去した後、分離用酸化［４０を■溝３０．３１の内壁を
含む単結晶Ｓｉ基板１０の表面に形成する。
去した後、分離用酸化［４０を■溝３０．３１の内壁を
含む単結晶Ｓｉ基板１０の表面に形成する。
次に、第１図（ｄ）に示すように、支持層となるポリ５
ｉｉ５０を分離用酸化膜４０上に形成する。その後、Ｓ
ｉ基板１０の反対面より■溝３１の底部直前１０μｍ位
手前まで（図中破線の位置）、速度の速い荒研暦又は研
削により除去し、第１図（ｅ）の状態を得る。
ｉｉ５０を分離用酸化膜４０上に形成する。その後、Ｓ
ｉ基板１０の反対面より■溝３１の底部直前１０μｍ位
手前まで（図中破線の位置）、速度の速い荒研暦又は研
削により除去し、第１図（ｅ）の状態を得る。
次に、Ｖ１７１３０の底部が露出するまで、Ｓｉ基板１
０の鏡面仕上げ研磨を行う。仕上げ研磨は従来同様コロ
イダルシリカアルカリ液系の研磨剤を用いたメカノ−ケ
ミカルボリンシュであり、この種の研磨は加工歪を発生
してはいけない関係上、主としてケミカルエッチ゛ｌグ
を主体としたものであって、それゆえＳｉと酸化膜（Ｓ
ｉＯ□）との研磨速度には極めて大きな差がある。その
速度差は第５図に示すように、極端にＳｉ＞ＳｉＯ□の
関係にある。従って、第１図（ｅ）の状態から仕上げ研
磨を行うと、まず、スクライブ領域上に設けたＶ？Ｉ４
３１の底部が深さの深い部分から先に露出し、露出した
部分には分離用酸化膜４０が現れることから、この部分
の研磨速度は分離用酸化膜が露出していない領域よりも
遅くなる。よって、結果的に基板内全体の露出を待つよ
うないわゆる自己制御作用が生じ、景終的に第１図（ｆ
）に示すように、Ｖ？薄３０の底部露出が行われる時点
では、前工程でのバラツキが大幅に修正され、基板内全
体にわたって均一な深さをもった単結晶Ｓｉ島６０を得
ることができる。ここで、前記Ｖ？ｇ３１の部分がスク
ライブされ、複数の単結晶Ｓｉ島６０が形成された１チ
ツプを得ることができる。
０の鏡面仕上げ研磨を行う。仕上げ研磨は従来同様コロ
イダルシリカアルカリ液系の研磨剤を用いたメカノ−ケ
ミカルボリンシュであり、この種の研磨は加工歪を発生
してはいけない関係上、主としてケミカルエッチ゛ｌグ
を主体としたものであって、それゆえＳｉと酸化膜（Ｓ
ｉＯ□）との研磨速度には極めて大きな差がある。その
速度差は第５図に示すように、極端にＳｉ＞ＳｉＯ□の
関係にある。従って、第１図（ｅ）の状態から仕上げ研
磨を行うと、まず、スクライブ領域上に設けたＶ？Ｉ４
３１の底部が深さの深い部分から先に露出し、露出した
部分には分離用酸化膜４０が現れることから、この部分
の研磨速度は分離用酸化膜が露出していない領域よりも
遅くなる。よって、結果的に基板内全体の露出を待つよ
うないわゆる自己制御作用が生じ、景終的に第１図（ｆ
）に示すように、Ｖ？薄３０の底部露出が行われる時点
では、前工程でのバラツキが大幅に修正され、基板内全
体にわたって均一な深さをもった単結晶Ｓｉ島６０を得
ることができる。ここで、前記Ｖ？ｇ３１の部分がスク
ライブされ、複数の単結晶Ｓｉ島６０が形成された１チ
ツプを得ることができる。
なお、スクライブ領域上に設ける■溝と素子分離用の■
溝の深さの差は、任意で良いが３〜５μｍ程度が妥当で
ある。あまり差をつけると研磨に時間がかかることにな
る。
溝の深さの差は、任意で良いが３〜５μｍ程度が妥当で
ある。あまり差をつけると研磨に時間がかかることにな
る。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、基板に
素子分離用の■溝を形成すると同時に、基板のスクライ
ブ予定領域に該■溝よりも深い■溝を設けるようにした
ので、仕上げ研磨時、スクライブ領域上のＶ溝底部が素
子分離用の■溝底部より先に露出し、その結果、たとえ
前工程でバラツキがあっても従来見られたような分離不
良及び深さのバラツキを低減することができ、基板全体
にわたって均一な半導体素子島（単結晶Ｓｉ島）が得ら
れ、歩留まりの向上を図ることができる。
素子分離用の■溝を形成すると同時に、基板のスクライ
ブ予定領域に該■溝よりも深い■溝を設けるようにした
ので、仕上げ研磨時、スクライブ領域上のＶ溝底部が素
子分離用の■溝底部より先に露出し、その結果、たとえ
前工程でバラツキがあっても従来見られたような分離不
良及び深さのバラツキを低減することができ、基板全体
にわたって均一な半導体素子島（単結晶Ｓｉ島）が得ら
れ、歩留まりの向上を図ることができる。
第１図は本発明の誘電体骨Ｎ基板の製造工程断面図、第
２図は半導体基板の平面図、第３図は第２図のＣ部拡大
平面図、第４図は従来の誘電体分離基板の製造工程断面
図、第５図はＳｉとＳｉＯ□の研磨速度特性図である。 １０・・・単結晶Ｓｉ基板、２０・・・絶縁膜、３０．
３１・・・■溝、４０・・・分離用酸化膜、５０・・・
ポリＳｉ層、６０・・・単結晶Ｓｉ島。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）半導体羞悪
の手前記 第 図 茅２ノの０句に水災！（イの１） ＄２’；ｋｃ＠！ｄ−，ｌ２ＩＣＷの２）第３ 図（０−） 第３図Ｃｂ） １０．５ 、研肩 液 Ｈ ８ｔ’ｔ、５ｉ（ｈの研鷹遮−度時・剛コ第 図
２図は半導体基板の平面図、第３図は第２図のＣ部拡大
平面図、第４図は従来の誘電体分離基板の製造工程断面
図、第５図はＳｉとＳｉＯ□の研磨速度特性図である。 １０・・・単結晶Ｓｉ基板、２０・・・絶縁膜、３０．
３１・・・■溝、４０・・・分離用酸化膜、５０・・・
ポリＳｉ層、６０・・・単結晶Ｓｉ島。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）半導体羞悪
の手前記 第 図 茅２ノの０句に水災！（イの１） ＄２’；ｋｃ＠！ｄ−，ｌ２ＩＣＷの２）第３ 図（０−） 第３図Ｃｂ） １０．５ 、研肩 液 Ｈ ８ｔ’ｔ、５ｉ（ｈの研鷹遮−度時・剛コ第 図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板の表面に絶縁膜を形成し、該絶縁膜を
パターニングする工程と、 （ｂ）該パターン化された絶縁膜をマスクとして前記半
導体基板に異方性エッチングを行い、該半導体基板に素
子分離用のＶ溝を形成すると同時に、該素子分離用のＶ
溝よりも深いＶ溝をスクライブ予定領域に形成する工程
と、 （ｃ）前記絶縁膜を除去した後、前記Ｖ溝の内壁を含む
前記基板表面に素子分離用の絶縁膜を形成する工程と、 （ｄ）その上に支持体層を形成する工程と、（ｅ）前記
半導体基板の反対表面より、前記深いＶ溝の底部が露出
する直前まで第１の研磨を行い、前記半導体基板を除去
する工程と、 （ｆ）その後、前記素子分離用のＶ溝の底部が露出する
まで仕上げの第２の研磨を行う工程とを順次施してなる
誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20322688A JPH0252451A (ja) | 1988-08-17 | 1988-08-17 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20322688A JPH0252451A (ja) | 1988-08-17 | 1988-08-17 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0252451A true JPH0252451A (ja) | 1990-02-22 |
Family
ID=16470541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20322688A Pending JPH0252451A (ja) | 1988-08-17 | 1988-08-17 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0252451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093204A (ja) * | 2008-10-10 | 2010-04-22 | Hitachi Ltd | 半導体装置 |
| JP2010245411A (ja) * | 2009-04-09 | 2010-10-28 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-08-17 JP JP20322688A patent/JPH0252451A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093204A (ja) * | 2008-10-10 | 2010-04-22 | Hitachi Ltd | 半導体装置 |
| JP2010245411A (ja) * | 2009-04-09 | 2010-10-28 | Hitachi Ltd | 半導体装置 |
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