JPS61159738A - 誘電体分離基板の研摩方法 - Google Patents
誘電体分離基板の研摩方法Info
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- JPS61159738A JPS61159738A JP37485A JP37485A JPS61159738A JP S61159738 A JPS61159738 A JP S61159738A JP 37485 A JP37485 A JP 37485A JP 37485 A JP37485 A JP 37485A JP S61159738 A JPS61159738 A JP S61159738A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(座業上の利用分野)
この発明は、誘電体分離基板の研磨方法に関するもので
ある。
ある。
(従来の技術)
従来の誘電体分離基板の製造方法はたとえば、特開昭5
7−45242号公報などにも示されているようなもの
であり、以下第2図−)〜第2口伝)に基づき説明する
。
7−45242号公報などにも示されているようなもの
であり、以下第2図−)〜第2口伝)に基づき説明する
。
まず、第2図(a)に示すように、単結晶81基板1に
所望の深さを有するV字溝■を異方性エツチング技術を
用いて形成する。
所望の深さを有するV字溝■を異方性エツチング技術を
用いて形成する。
次に、第2図6)に示すように、上記7字溝を含む81
基板lの表面に絶縁膜2(通常はS t O,)を形成
する。
基板lの表面に絶縁膜2(通常はS t O,)を形成
する。
次に、第2図(c)に示すように、絶縁膜2を介在して
Sl基板1上に多結晶S1層3をほぼ81基板1と同等
の厚さまで成長させる。次に、S五基板1の底面に平行
になるように多結晶813を& −&’の線で示し友位
置まで除去することによって、第2図(d)の状態を得
る。
Sl基板1上に多結晶S1層3をほぼ81基板1と同等
の厚さまで成長させる。次に、S五基板1の底面に平行
になるように多結晶813を& −&’の線で示し友位
置まで除去することによって、第2図(d)の状態を得
る。
次に、単結晶St基板l11#を底面からb −b’の
線で示した位置まで研磨除去する。この研磨量は通常3
00μm以上あるため、効率よく行うには研磨速度が5
μm程度以上ある荒研磨または研削により行う。このよ
うにして、篤2図(e)の状態を得る。
線で示した位置まで研磨除去する。この研磨量は通常3
00μm以上あるため、効率よく行うには研磨速度が5
μm程度以上ある荒研磨または研削により行う。このよ
うにして、篤2図(e)の状態を得る。
次に、第2図(e)の状態から前工程で生じた加工歪層
をとる目的も含めて、仕上げ研磨(=メカノーケミカル
ポリッシュで、小さな粒子による機械的作用と化学エツ
チング作用をそなえたもの)を行う。仕上は研磨量は通
常lO〜30μmである。
をとる目的も含めて、仕上げ研磨(=メカノーケミカル
ポリッシュで、小さな粒子による機械的作用と化学エツ
チング作用をそなえたもの)を行う。仕上は研磨量は通
常lO〜30μmである。
最終的に残すべき単結晶81層の厚みをウニへ内で、ま
たはウェハ間で均一にするために仕上げ研磨工程の途中
で一度または数度ウェハ厚みの計測を行い、研磨量のチ
ェックを行うとともに、ウェハをはりかえたりすること
が行われる。
たはウェハ間で均一にするために仕上げ研磨工程の途中
で一度または数度ウェハ厚みの計測を行い、研磨量のチ
ェックを行うとともに、ウェハをはりかえたりすること
が行われる。
このようにして、第2図(f)に示すように単結晶Si
島1.la、lbが互いに絶縁膜2で囲まれた状態を得
る。これ以後の工程は通常の拡散、CVD。
島1.la、lbが互いに絶縁膜2で囲まれた状態を得
る。これ以後の工程は通常の拡散、CVD。
ホトリソ技術を用いて素子を形成し、最終的な半導体集
積回路を作る。
積回路を作る。
(発明が解決しようとする問題点)
しかしながら、誘電体分離基板は単結晶Sl、多結晶s
t 、 sto、膜などの複数の物質で構成されている
ので、仕上げ研磨のように化学反応(エツチング)を主
体とした研磨法では、特にsio、膜に対してエツチン
グ速度が遅くなるため、第2図(2))に示すように、
絶縁膜(810,膜)2またはその周辺が凸状とな9、
単結晶Silおよび多結晶S13の領域が凹とな9、段
差Lm 、 Ld 、 Lpを生じる不都合があった。
t 、 sto、膜などの複数の物質で構成されている
ので、仕上げ研磨のように化学反応(エツチング)を主
体とした研磨法では、特にsio、膜に対してエツチン
グ速度が遅くなるため、第2図(2))に示すように、
絶縁膜(810,膜)2またはその周辺が凸状とな9、
単結晶Silおよび多結晶S13の領域が凹とな9、段
差Lm 、 Ld 、 Lpを生じる不都合があった。
たとえば、段差LplLIlは帆5〜1.0μmにも達
することがある。
することがある。
このような状態は、アルミなどの配線をする上で段切れ
を生じたり、単結晶Si島の周辺部が平担でないため、
この領域では素子形状が正確に転写されないなどの障害
となってい友。
を生じたり、単結晶Si島の周辺部が平担でないため、
この領域では素子形状が正確に転写されないなどの障害
となってい友。
この発明は、前記従来技術がもっている問題点のうち、
誘電体分離基板に生じやすい表面の凹凸形状による配線
の段切れや素子形状の不正確な転写という問題について
解決した誘電体分離基板の研磨方法を提供するものであ
る。
誘電体分離基板に生じやすい表面の凹凸形状による配線
の段切れや素子形状の不正確な転写という問題について
解決した誘電体分離基板の研磨方法を提供するものであ
る。
(問題点を解決するための手段)
この発明は誘電体分離基板の研磨方法において、荒研H
または研削後行う仕上げ研磨工程で、まず単結晶St*
からみて、基板内に形成された絶縁膜が表面に露出し始
めた段階でHF水溶液により露出した絶縁膜を任意の量
エツチングして除去し、その後再び所望の厚みまで仕上
げ研磨する工程を導入したものである。
または研削後行う仕上げ研磨工程で、まず単結晶St*
からみて、基板内に形成された絶縁膜が表面に露出し始
めた段階でHF水溶液により露出した絶縁膜を任意の量
エツチングして除去し、その後再び所望の厚みまで仕上
げ研磨する工程を導入したものである。
(作 用)
この発明によれば、以上のように半導体分離基板の研磨
方法において、上記工程を導入したので、単結晶Si側
からみて絶縁膜が研磨表面に露出し始めると、HF水溶
液によりこの露出した絶縁膜を凹状となる位置までエツ
チングして除去し、その後凹状にした絶縁物の底部が表
面に露出するまで研磨を行い、したがって、前記問題点
を除去できる。
方法において、上記工程を導入したので、単結晶Si側
からみて絶縁膜が研磨表面に露出し始めると、HF水溶
液によりこの露出した絶縁膜を凹状となる位置までエツ
チングして除去し、その後凹状にした絶縁物の底部が表
面に露出するまで研磨を行い、したがって、前記問題点
を除去できる。
(実施例)
以下、この発明の誘電体分離基板の研磨方法の実施例に
ついて図面に基づき説明する。第1図−)ないし第1図
(d)はその一実施例の工程説明図である。まず、第1
図(a)に示す工程は、従来と同一方法により仕上げ研
磨工程前まで加工され九基板状態を示すもので、図中2
1は単結晶5ill上に形成された絶縁膜であるSin
、膜であり、通常1μm前後の厚さを有する。このSl
l腹膜21上単結晶Si 11の厚さとほぼ同じ厚さの
多結晶5131を成長させている。
ついて図面に基づき説明する。第1図−)ないし第1図
(d)はその一実施例の工程説明図である。まず、第1
図(a)に示す工程は、従来と同一方法により仕上げ研
磨工程前まで加工され九基板状態を示すもので、図中2
1は単結晶5ill上に形成された絶縁膜であるSin
、膜であり、通常1μm前後の厚さを有する。このSl
l腹膜21上単結晶Si 11の厚さとほぼ同じ厚さの
多結晶5131を成長させている。
この状態から第1図(a)の図中人−にで示す位置まで
、第1段階の仕上げ研磨を行う。仕上げ研磨とは、一般
に行っているコロイダルシリカアルカリ液系の研磨剤を
用いたメカノ−ケミカル?リツシュである。
、第1段階の仕上げ研磨を行う。仕上げ研磨とは、一般
に行っているコロイダルシリカアルカリ液系の研磨剤を
用いたメカノ−ケミカル?リツシュである。
ここで、A−にの位置はSIO,J[21の先端が単結
晶5111側からみて露出し始めた直後で、具体的には
図中先端からの距離t1を1〜2μm位とするのが望ま
しい。このようにして、第1図(b)の状態が得られる
。
晶5111側からみて露出し始めた直後で、具体的には
図中先端からの距離t1を1〜2μm位とするのが望ま
しい。このようにして、第1図(b)の状態が得られる
。
この状態では、研磨面、すなわち、単結晶5i11側の
面には、S10.膜21の先端が露出した時点で研磨速
度の違いにより(Stow <単結晶St )、sto
w膜部に突起形状が発生している。
面には、S10.膜21の先端が露出した時点で研磨速
度の違いにより(Stow <単結晶St )、sto
w膜部に突起形状が発生している。
次に、 SiO,J[21のエツチング速度が速い(S
iは0に近い)HF水溶液に浸し、露出している810
、膜21の先端をエツチング除去し、第1図(c)の状
態を得る。これがこの発明の特徴をなす部分であシ、エ
ツチング量t、は理想的には所望の最終研磨位置B −
B’ライン上にあるのが望ましいが、少なくともB −
B’ラインを越えない範囲に凹んでいればこの発明の効
果はある。
iは0に近い)HF水溶液に浸し、露出している810
、膜21の先端をエツチング除去し、第1図(c)の状
態を得る。これがこの発明の特徴をなす部分であシ、エ
ツチング量t、は理想的には所望の最終研磨位置B −
B’ライン上にあるのが望ましいが、少なくともB −
B’ラインを越えない範囲に凹んでいればこの発明の効
果はある。
ここで、 StO,膜21のエツチング速度はたとえば
25慢HF水溶液で1500^/分位あシ、この実施例
では、25*HF水溶液に10分浸し、エツチング量t
、を約1〜1.5μmとした。
25慢HF水溶液で1500^/分位あシ、この実施例
では、25*HF水溶液に10分浸し、エツチング量t
、を約1〜1.5μmとした。
次に、第1図((1)の状態から所望の最終研磨位置B
−B’まで再び仕上げ研磨を行う。このとき、Sin
、誤21は目量だけ研磨面として無関係の状態にあり、
そのため研磨速度差から生じる段差は発生せず、平担に
研磨されていく。かくして、第1図(d)に示すような
sio、膜21で囲まれた単顛晶5iJ611.l1m
、llbが完成される。
−B’まで再び仕上げ研磨を行う。このとき、Sin
、誤21は目量だけ研磨面として無関係の状態にあり、
そのため研磨速度差から生じる段差は発生せず、平担に
研磨されていく。かくして、第1図(d)に示すような
sio、膜21で囲まれた単顛晶5iJ611.l1m
、llbが完成される。
このようにして、前記基板表面の段差Ld + Lsを
0.1μm以下に低減することができる。この後、通常
の半導体集積回路製造技術を用いることにより、誘電体
分離半導体集積回路装置を製造することができる。
0.1μm以下に低減することができる。この後、通常
の半導体集積回路製造技術を用いることにより、誘電体
分離半導体集積回路装置を製造することができる。
なお、この実施例では、絶縁膜としてStO,膜21を
用いたが、窒化膜を用いても、Sin、膜と比較してエ
ツチング速度が数十分の−と遅いが、同様の効果が得ら
れる。
用いたが、窒化膜を用いても、Sin、膜と比較してエ
ツチング速度が数十分の−と遅いが、同様の効果が得ら
れる。
ま九、第1段階の仕上げ研磨位置A −A’は基板厚さ
のバラツキが存在するため、SiO*a 21が露出状
態にあれば必ずしも厳密に制御する必要にない。
のバラツキが存在するため、SiO*a 21が露出状
態にあれば必ずしも厳密に制御する必要にない。
(発明の効果)
以上詳細に説明し丸ように、この発明によれば、まず絶
縁物が表面に露出する直後まで第1回目の仕上げ研磨を
行い、次に絶縁物のエツチング速度が速いHF水溶液に
より露出した絶縁物の先端をエツチング除去し、その後
第2回目の仕上げ研磨を行い完成するようにしたので、
仕上は研磨中の絶縁物の突起が低減されることから、籾
電体分離基板表面の凹凸が0.1μm以下と少なくする
ことができる。
縁物が表面に露出する直後まで第1回目の仕上げ研磨を
行い、次に絶縁物のエツチング速度が速いHF水溶液に
より露出した絶縁物の先端をエツチング除去し、その後
第2回目の仕上げ研磨を行い完成するようにしたので、
仕上は研磨中の絶縁物の突起が低減されることから、籾
電体分離基板表面の凹凸が0.1μm以下と少なくする
ことができる。
したがって、アルミなどの配線の反切れかなくなり、ま
た基板表面が平担なため、正確な素子形状を基板表面に
転写することが可能となり、性能のよい安定した品質の
誘電体分離−半導体集積回路装置が製造できる。
た基板表面が平担なため、正確な素子形状を基板表面に
転写することが可能となり、性能のよい安定した品質の
誘電体分離−半導体集積回路装置が製造できる。
第1図(jl)ないし第1図(d)はこの発明の誘電体
分離基板の研磨方法の一実施例の工程説明図、第2図体
)ないし第2図(2))は従来の誘電体分離基板の研磨
方法の工程説明図である。 11・・・単結晶S1.21・・・S10.膜、 31
・・・多結晶S1゜ 特許出願人 沖電気工業株式会社 361図 11:Q約1eSi 21:5ii)z膿 31:り肺hSl 第2図 第2図
分離基板の研磨方法の一実施例の工程説明図、第2図体
)ないし第2図(2))は従来の誘電体分離基板の研磨
方法の工程説明図である。 11・・・単結晶S1.21・・・S10.膜、 31
・・・多結晶S1゜ 特許出願人 沖電気工業株式会社 361図 11:Q約1eSi 21:5ii)z膿 31:り肺hSl 第2図 第2図
Claims (1)
- V字溝を有す単結晶Si上に形成した絶縁物が研磨表
面に露出する直後まで第1の仕上げ研磨を行う工程と、
この露出した絶縁物を少なくとも研磨面上凹状となる位
置までHF水溶液によりエッチング除去する工程と、す
くなくとも前記凹状とした絶縁物の低部が研磨表面に達
するまで第2の仕上げ研磨を行う工程とよりなることを
特徴とする誘電体分離基板の研磨方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37485A JPS61159738A (ja) | 1985-01-08 | 1985-01-08 | 誘電体分離基板の研摩方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37485A JPS61159738A (ja) | 1985-01-08 | 1985-01-08 | 誘電体分離基板の研摩方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61159738A true JPS61159738A (ja) | 1986-07-19 |
Family
ID=11472015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP37485A Pending JPS61159738A (ja) | 1985-01-08 | 1985-01-08 | 誘電体分離基板の研摩方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61159738A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051378A (en) * | 1988-11-09 | 1991-09-24 | Sony Corporation | Method of thinning a semiconductor wafer |
JPH05283515A (ja) * | 1992-03-31 | 1993-10-29 | Nec Kansai Ltd | 半導体装置製造方法 |
-
1985
- 1985-01-08 JP JP37485A patent/JPS61159738A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051378A (en) * | 1988-11-09 | 1991-09-24 | Sony Corporation | Method of thinning a semiconductor wafer |
JPH05283515A (ja) * | 1992-03-31 | 1993-10-29 | Nec Kansai Ltd | 半導体装置製造方法 |
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