JPH03295255A - 絶縁層分離基板の製造方法 - Google Patents
絶縁層分離基板の製造方法Info
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- JPH03295255A JPH03295255A JP9731890A JP9731890A JPH03295255A JP H03295255 A JPH03295255 A JP H03295255A JP 9731890 A JP9731890 A JP 9731890A JP 9731890 A JP9731890 A JP 9731890A JP H03295255 A JPH03295255 A JP H03295255A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体基板の製造方法、特に、絶縁層分離基
板の製造方法に関するものである。
板の製造方法に関するものである。
［従来の技術〕
従来、深さの異なる半導体単結晶領域をもつ絶縁層分離
基板は、次のように製造されている。
基板は、次のように製造されている。
第４図（ａ）に示すように、単結晶Ｓｉ基板１上に５ｉ
Ｏｚ１２，３を形成する。ここで、ＳｉＯ□層３はＳ
ｉ ＯｚＮ ２に比べて十分に清く、異方性エツチング
の時間で十分にエツチングされる程度の膜厚である。こ
の基板１をＫＯＨ等の溶液を用いてエツチングすると、
薄い方のＳｉ０７層３が工・７チングされ同図（＋））
のようになる。さらにエツチングを続けると、Ｓｉ０ｇ
層３の下層にあったＳｉがエツチングされ同図ｆｃ）の
よう乙こなる。さらに、厚い方のＳ ｉ ＯｚＮ ２を
エツチングすることにより、同図（ｄ）に示すように平
坦部に段差をもつ半導体単結晶ウェハｌ が形成される
。
Ｏｚ１２，３を形成する。ここで、ＳｉＯ□層３はＳ
ｉ ＯｚＮ ２に比べて十分に清く、異方性エツチング
の時間で十分にエツチングされる程度の膜厚である。こ
の基板１をＫＯＨ等の溶液を用いてエツチングすると、
薄い方のＳｉ０７層３が工・７チングされ同図（＋））
のようになる。さらにエツチングを続けると、Ｓｉ０ｇ
層３の下層にあったＳｉがエツチングされ同図ｆｃ）の
よう乙こなる。さらに、厚い方のＳ ｉ ＯｚＮ ２を
エツチングすることにより、同図（ｄ）に示すように平
坦部に段差をもつ半導体単結晶ウェハｌ が形成される
。
ウェハ１゛の表面に絶縁層４を形成後、支持体層５を堆
積しく同図（ｅ）参照）、裏面から分離のための溝が現
れるまで研磨することにより、深さの異なる半導体単結
晶領域６，７をもつ絶縁層分離基板８が形成される（同
図（ｆ）参照）。
積しく同図（ｅ）参照）、裏面から分離のための溝が現
れるまで研磨することにより、深さの異なる半導体単結
晶領域６，７をもつ絶縁層分離基板８が形成される（同
図（ｆ）参照）。
［発明が解決しようとする課題］
ところで、従来の方法では、薄い方のＳ ｉ ０２層３
のエツチングにかかる時間により、その下層９が工、チ
ングされる時間が変わるため、下層９のエツチング量が
ばらつき、その結果として、第４図（ｆ）に示す半導体
単結晶領域７の深さが大きくばらつくという問題があっ
た。
のエツチングにかかる時間により、その下層９が工、チ
ングされる時間が変わるため、下層９のエツチング量が
ばらつき、その結果として、第４図（ｆ）に示す半導体
単結晶領域７の深さが大きくばらつくという問題があっ
た。
本発明は、上記問題点を解決するためになされたもので
、その目的とするところは、Ｓ ｉ Ｏｚ層の下層のエ
ツチング時間のバラツキをなくすことにより、その層の
エツチング量を一定にし、半導体単結晶領域の深さのバ
ラツキを低減することのできる絶縁要分Ｍ基板の製造方
法を提供することにある。
、その目的とするところは、Ｓ ｉ Ｏｚ層の下層のエ
ツチング時間のバラツキをなくすことにより、その層の
エツチング量を一定にし、半導体単結晶領域の深さのバ
ラツキを低減することのできる絶縁要分Ｍ基板の製造方
法を提供することにある。
１課題を解決するだめの手段］
本発明は上記課題を解決するため、支持体層上に絶＆ｉ
層で電気的に分離された半導体単結晶領域が複数設けら
れている絶縁要分Ｍ基板を得るにあたり、分離のための
溝が表面に形成されているとともに、平坦部の一部が他
の平坦部に対して段差をもち、表面を前記絶縁層となる
酸化膜で覆った半導体単結晶ウェハを用い、前記支持体
層を酸化膜上に堆積して形成した後、該ウェハを裏面側
から前記溝が露出するまで研磨してなる絶縁層分離基板
の製造Ｃ＝おいて、前記溝を形成する際の異方性エツチ
ングのマスクとして、ＳｉＮ及びＳ ｉ Ｏｔの２層か
らなる領域とＳ ｉ Ｏｚ層のみからなる領域とに分け
、異方性エツチング終了後、前記５層０２層のみからな
る領域のＳｉｎｇのエツチングを行ない単結晶半導体を
表面に露出せしめるとともる＝、さらに異方性エツチン
グを適度に行なうことにより、平坦部に段差をもつ半導
体単結晶ウェハを形成したことを特徴とするものであり
、また、前記溝を形成する際の異方性エツチングのマス
クとしで、Ｓｌへ、ＳｉＯ□の２層からなる領域とＳｉ
ｎｇ層のみからなる領域とに分け、置方性エツチング途
中で前記５ｉｏｚｌ！のみからなる領域のＳｉＯ□のエ
ツチングを行ない単結晶半導体を表面に露出せしめると
ともに、さらに異方性エツチングを行なうことにより、
平坦部に段差をもつ半導体単結晶ウェハを形成したこと
を特徴とするものである。
層で電気的に分離された半導体単結晶領域が複数設けら
れている絶縁要分Ｍ基板を得るにあたり、分離のための
溝が表面に形成されているとともに、平坦部の一部が他
の平坦部に対して段差をもち、表面を前記絶縁層となる
酸化膜で覆った半導体単結晶ウェハを用い、前記支持体
層を酸化膜上に堆積して形成した後、該ウェハを裏面側
から前記溝が露出するまで研磨してなる絶縁層分離基板
の製造Ｃ＝おいて、前記溝を形成する際の異方性エツチ
ングのマスクとして、ＳｉＮ及びＳ ｉ Ｏｔの２層か
らなる領域とＳ ｉ Ｏｚ層のみからなる領域とに分け
、異方性エツチング終了後、前記５層０２層のみからな
る領域のＳｉｎｇのエツチングを行ない単結晶半導体を
表面に露出せしめるとともる＝、さらに異方性エツチン
グを適度に行なうことにより、平坦部に段差をもつ半導
体単結晶ウェハを形成したことを特徴とするものであり
、また、前記溝を形成する際の異方性エツチングのマス
クとしで、Ｓｌへ、ＳｉＯ□の２層からなる領域とＳｉ
ｎｇ層のみからなる領域とに分け、置方性エツチング途
中で前記５ｉｏｚｌ！のみからなる領域のＳｉＯ□のエ
ツチングを行ない単結晶半導体を表面に露出せしめると
ともに、さらに異方性エツチングを行なうことにより、
平坦部に段差をもつ半導体単結晶ウェハを形成したこと
を特徴とするものである。
［実施例］
以下、本発明を実施例に基づいて詳細に説明する。
第１圓（ａ）〜（ｊ）は本発明の一実施例を示す工程図
で、まず、Ｎ−ノリコン単結晶ウェハ１０の表面にＳｉ
Ｏ２層１１とＳｉＮ層１２を形成する（第１図（ａ）参
照）。次に、Ｓ ｉ Ｎ層上２を第１図（１））に示す
ようにエツチングする。つづいて、Ｓ ＩＯｚ Ｐａ
１１を同図（Ｃ）のように工、・チングする。
で、まず、Ｎ−ノリコン単結晶ウェハ１０の表面にＳｉ
Ｏ２層１１とＳｉＮ層１２を形成する（第１図（ａ）参
照）。次に、Ｓ ｉ Ｎ層上２を第１図（１））に示す
ようにエツチングする。つづいて、Ｓ ＩＯｚ Ｐａ
１１を同図（Ｃ）のように工、・チングする。
Ｋ ＯＨ等による異方性エツチングに対して、上記Ｓｉ
Ｎ層１２及びＳｉＯ□ｉｌｌはＳｉに比べてエツチング
レートが大幅に小さいので、十分マスクとして成立する
。そこで、同図（Ｃ）に示す基板を買方性エツチングし
く同図（ｄ）参照）、５層０２層１１をエツチングする
（同図（ｅ）参照）。ＳｉＮはフノ酸にエツチングされ
ないので、マスクなしで５ｉＯｚ層１１だけをエツチン
グできるのである。そして、さらに異方性エツチングを
続けることにより、Ｓｉ単結晶領域１３がエツチングさ
れ同図（ｆ）のようになる。
Ｎ層１２及びＳｉＯ□ｉｌｌはＳｉに比べてエツチング
レートが大幅に小さいので、十分マスクとして成立する
。そこで、同図（Ｃ）に示す基板を買方性エツチングし
く同図（ｄ）参照）、５層０２層１１をエツチングする
（同図（ｅ）参照）。ＳｉＮはフノ酸にエツチングされ
ないので、マスクなしで５ｉＯｚ層１１だけをエツチン
グできるのである。そして、さらに異方性エツチングを
続けることにより、Ｓｉ単結晶領域１３がエツチングさ
れ同図（ｆ）のようになる。
つづいて、ＳｉＮ層１２及び３４０ｇ層１１をエツチン
グすることにより、同図（ｇ）に示すように平坦部に段
差をもつＳｉ単結晶ウェハ１４が形成される。
グすることにより、同図（ｇ）に示すように平坦部に段
差をもつＳｉ単結晶ウェハ１４が形成される。
次に、ウェハ１４の表面からＮ型不純物を供給、拡散し
た後（Ｎ”層１５）、表面に絶縁層１６を形成するとと
もに支持体層エフを堆積しく同図（社）参照）、その後
、裏面側から分離のための溝が露出するまで研磨するこ
とにより、深さの異なる半導体単結晶領域１８．１９を
もつ絶縁層分離基板２０が形成される（同図（ｉ）参照
）。
た後（Ｎ”層１５）、表面に絶縁層１６を形成するとと
もに支持体層エフを堆積しく同図（社）参照）、その後
、裏面側から分離のための溝が露出するまで研磨するこ
とにより、深さの異なる半導体単結晶領域１８．１９を
もつ絶縁層分離基板２０が形成される（同図（ｉ）参照
）。
第２図は、上述の絶縁層分離基板２０を用いて素子を形
成した一例を示すもので、半導体単結晶領域１８１９の
浅い領１１９に低耐圧ＮＰＮ トランジスタを、深い領
域１８に高耐圧ＤＭＯ３）ランジスタを形成したもので
ある。
成した一例を示すもので、半導体単結晶領域１８１９の
浅い領１１９に低耐圧ＮＰＮ トランジスタを、深い領
域１８に高耐圧ＤＭＯ３）ランジスタを形成したもので
ある。
次に、第３図は本発明の異なる実施例を示すもので、前
記実施例と異なる点は、異方性エツチング時に同図（ａ
）に示す段階でエツチングを中断したことであり、露出
した３４０ｗ層１１をフッ酸により、前記実施例同様マ
スクなしでエツチングする（同図ら）参照）、つづいて
、異方性エツチングをもう一度行ない（同図（Ｃ）参照
）、ＳｉＮ層１２及びＳｉＯ□層１１をエツチングする
ことにより、第１図（ｇ）と同様の平坦部に段差をもつ
Ｓｉ単結晶ウェハ１４が形成される（第３図（ｄ）参照
）。
記実施例と異なる点は、異方性エツチング時に同図（ａ
）に示す段階でエツチングを中断したことであり、露出
した３４０ｗ層１１をフッ酸により、前記実施例同様マ
スクなしでエツチングする（同図ら）参照）、つづいて
、異方性エツチングをもう一度行ない（同図（Ｃ）参照
）、ＳｉＮ層１２及びＳｉＯ□層１１をエツチングする
ことにより、第１図（ｇ）と同様の平坦部に段差をもつ
Ｓｉ単結晶ウェハ１４が形成される（第３図（ｄ）参照
）。
［発明の効果コ
本発明は上記のように、溝を形成する際の異方性エツチ
ングのマスクとして、ＳｉＮ及びＳｉＯ□の２層からな
る領域と３４０ｇ層のみからなる領域とに分けたことに
より、異方性エツチング時にマスクなしでＳｉＯ□層の
みからなる領域の５ｉＯｚだけをエツチングできるので
、３４０ｇ層の下層のエツチング時間を正確に制御でき
る。従って、本発明にかかる製法を用いれば、半導体単
結晶領域の深さのバラツキを低減できる絶縁層分離基板
を提供できる。
ングのマスクとして、ＳｉＮ及びＳｉＯ□の２層からな
る領域と３４０ｇ層のみからなる領域とに分けたことに
より、異方性エツチング時にマスクなしでＳｉＯ□層の
みからなる領域の５ｉＯｚだけをエツチングできるので
、３４０ｇ層の下層のエツチング時間を正確に制御でき
る。従って、本発明にかかる製法を用いれば、半導体単
結晶領域の深さのバラツキを低減できる絶縁層分離基板
を提供できる。
（シ）
第１図（ａ）〜供は本発明の一実施例を示すプロセス断
面図、第２図は本発明により製造された絶縁層分離基板
を用いて素子を形成した一例を示す断面図、第３図（ａ
）〜（ｄ）は本発明の異なる実施例を示すプロセス断面
図、第４図（ａ）〜（ｆ）は従来例を示すプロセス断面
図である。 １０・・・半導体単結晶ウェハ、１１・・・５ＩｏｚＮ
、１２・・・ＳｉＮ層、１３・・・半導体単結晶領域、
１４・・・平坦部に段差をもつ半導体単結晶ウェハ、１
６・・・絶縁層、１７・・・支持体層、１８．１９・・
・半導体単結晶領域。 第１図 （ａ）
面図、第２図は本発明により製造された絶縁層分離基板
を用いて素子を形成した一例を示す断面図、第３図（ａ
）〜（ｄ）は本発明の異なる実施例を示すプロセス断面
図、第４図（ａ）〜（ｆ）は従来例を示すプロセス断面
図である。 １０・・・半導体単結晶ウェハ、１１・・・５ＩｏｚＮ
、１２・・・ＳｉＮ層、１３・・・半導体単結晶領域、
１４・・・平坦部に段差をもつ半導体単結晶ウェハ、１
６・・・絶縁層、１７・・・支持体層、１８．１９・・
・半導体単結晶領域。 第１図 （ａ）
Claims (2)
- （１）支持体層上に絶縁層で電気的に分離された半導体
単結晶領域が複数設けられている絶縁層分離基板を得る
にあたり、分離のための溝が表面に形成されているとと
もに、平坦部の一部が他の平坦部に対して段差をもち、
表面を前記絶縁層となる酸化膜で覆った半導体単結晶ウ
ェハを用い、前記支持体層を酸化膜上に堆積して形成し
た後、該ウェハを裏面側から前記溝が露出するまで研磨
してなる絶縁層分離基板の製造において、前記溝を形成
する際の異方性エッチングのマスクとして、ＳｉＮ及び
ＳｉＯ＿２の２層からなる領域とＳｉＯ＿２層のみから
なる領域とに分け、異方性エッチング終了後、前記Ｓｉ
Ｏ＿２層のみからなる領域のＳｉＯ＿２のエッチングを
行ない単結晶半導体を表面に露出せしめるとともに、さ
らに異方性エッチングを適度に行なうことにより、平坦
部に段差をもつ半導体単結晶ウェハを形成したことを特
徴とする絶縁層分離基板の製造方法。 - （２）支持体層上に絶縁層で電気的に分離された半導体
単結晶領域が複数設けられている絶縁層分離基板を得る
にあたり、分離のための溝が表面に形成されているとと
もに、平坦部の一部が他の平坦部に対して段差をもち、
表面を前記絶縁層となる酸化膜で覆った半導体単結晶ウ
ェハを用い、前記支持体層を酸化膜上に堆積して形成し
た後、該ウェハを裏面側から前記溝が露出するまで研磨
してなる絶縁層分離基板の製造において、前記溝を形成
する際の異方性エッチングのマスクとして、ＳｉＮ及び
ＳｉＯ＿２の２層からなる領域とＳｉＯ＿２層のみから
なる領域とに分け、異方性エッチング途中で前記ＳｉＯ
＿２層のみからなる領域のＳｉＯ＿２のエッチングを行
ない単結晶半導体を表面に露出せしめるとともに、さら
に異方性エッチングを行なうことにより、平坦部に段差
をもつ半導体単結晶ウェハを形成したことを特徴とする
絶縁層分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9731890A JPH03295255A (ja) | 1990-04-12 | 1990-04-12 | 絶縁層分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9731890A JPH03295255A (ja) | 1990-04-12 | 1990-04-12 | 絶縁層分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295255A true JPH03295255A (ja) | 1991-12-26 |
Family
ID=14189137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9731890A Pending JPH03295255A (ja) | 1990-04-12 | 1990-04-12 | 絶縁層分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342480B1 (ko) * | 2000-07-29 | 2002-06-28 | 김도열 | 상이한 깊이를 가진 박막층에 의한 3차원 실리콘 웨이퍼제조 방법 |
-
1990
- 1990-04-12 JP JP9731890A patent/JPH03295255A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342480B1 (ko) * | 2000-07-29 | 2002-06-28 | 김도열 | 상이한 깊이를 가진 박막층에 의한 3차원 실리콘 웨이퍼제조 방법 |
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