KR940010159B1 - 반도체 기판의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 한 실시예를 도시한 공정도,
제 2 도는 제 1 도에 관한 반도체층의 층 두께 분포를 도시한 분포도.
제 3 도는 유전체 분리 구조를 갖는 반도체 장치를 도시한 단면도.
제 4 도는 종래예를 도시한 공정도.
제 5 도는 비교예에 있어서의 층 두께 분포를 도시한 분포도.
* 도면의 주요부분에 대한 부호의 설명
25 : 제 1 실리콘 기판(제 1 반도체 기판)
27 : 제 2 실리콘 기판(제 2 반도체 기판) 29 : 제 2 유전체층(유전체층)
30 : 반도체층
본 발명은 반도체 기판의 제조 방법에 관한 것으로, 특히 소정의 두께로 정밀도가 좋은 반도체층을 갖는 접착 반도체 기판의 제조 방법에 관한 것이다.
종래부터 반도체 집적 회로의 회로 소자를 형성할 때, 다른 회로 소자와 분리된 섬 모양으로 된 회로 소자를 형성하기 위해, 예를 들면 주위(측면과 저면)를 어떤 유전체로 완전히 포위하는 구조의 유전체 분리 방법이 있다.
제 3 도는 이와 같은 유전체 분리 구조를 갖는 반도체 장치의 한 예를 도시한 단면도이다. 즉, 참조 번호(1)은 제 1 반도체 기판으로, 이것은 상층측의 반도체층(2)에 반도체 활성층을 형성하고, 하층측에 절연층(SiO2) (3)을 형성한 것이다. 참조 번호(4)는 제2반도체 기판으로, 이것은 상기 절연층(3)의 하층으로 되도록 접착되어 있다. 상기 반도체층(2) 및 이 상층에 회로 소자(5)의 주요부가 형성되어 있고, 반도체층(2)에 고농도 n형 실리콘층(6)이 형성되며, 이 상층에 저농도 n형 실리콘층(7)이 형성되어 있다.
또 상기 저농도 n형 실리콘층(7)의 상면부에는 n형 불순물 확산층(8)과 P형 불순물 확산층(9)가 거리를 두고 형성되고, 또 P형 불순물 확산층(9)의 상면부에는 n형 불순물 확상층(10)이 형성되어 있다. 그리고 회로 소자(5)는 저면이 상기 절연층(3)에서 분리되고, 측면 사방에 홈을 설치함으로써 다른 회로 소자와 분리되어 있다. 결국 사방의 홈의 양측면을 따라 절연막(SiO2) (11 및 12)로 둘러싸고, 그 중간에 다결정 실리콘층(13)이 형성되어 있어서, 절연막 중간에 다결정 실리콘층을 끼운 벽과 같은 구조로 주위를 둘러싸서 회로 소자(5)와 다른 회로 소자를 분리하고 있다.
이와 같은 유전체 분리 구조를 갖는 반도체 기판을 형성하는데 있어서, 반도체 기판으로서 특히 중요한 항목은 반도체층(2)의 층 두께가 균일하고 정확하게 제어되어야 한다는 것이다. 예를 들면 소정의 두께를 1.5㎛로 하면 오차가 ±0.5㎛ 이하인 것이 좋다. 반도체층(2)의 층 두께 정도가 나쁜 경우에는 고농도 n형 실리콘층(6)의 시트 저항이 균일하게 되지 않거나 회로 소자를 분리하는 사방의 홈 깊이를 충분히 제어할 수 없으므로, 소자간 분리가 완전하지 않고 소자간에 도통해 버리는 등의 영향이 나타난다.
그래서, 반도체 기판을 제조하는 데는, 종래 다음과 같은 방법이 행해졌다.
제 4 도는 제조 공정을 공정순으로 도시한 것인데, 제 4a 도는 제 1 실리콘 기판의 산화 공정으로, n형 실리콘 기판으로 이루어지는 제 1 실리콘 기판(15)의 표면을 산화해서 이산화실리콘(SiO2)의 산화물층(16)을 형성한다. 참조 번호(17)은 제 2 실리콘 기판으로, 그 상면은 평탄도(TTV≤1㎛)가 높게 형성되어 있다. 동 도면(b)는 접착 공정으로, 제 1 실리콘 기판의 산화물층(16)의 하면과 제 2 실리콘 기판(17)의 고평탄도의 상면을 접합해서 열처리를 가하여 양 기판을 접착한다. 또 접착을 견고하게 하는 열처리시에, 처리조건에 따라 얇은 산화막(18)이 기판 표면에 형성되는 경우가 있다. 동 도면(c)는 거친 연삭(硏削) 공정으로 앞의 공정에서 접착해서 얻은 기판의 제 1 실리콘 기판(15)의 상면을 소정 두께로 그라인더 등을 이용해서 거칠게 연삭한다. 동 도면(b)는 가공 왜곡 제거공정으로, HF-HNO3계 또는 KOH계 에칭액으로 거칠게 연삭한 기판의 가공 왜곡과 얇은 산화막(18)을 제거한다. 동 도면(e)는 연마 공정으로, 가공 왜곡을 제거한 기판의 제 1 실리콘 기판(15) 상면을 무왜곡 경면(鏡面) 연마해서 소정 두께의 반도체층(19)를 형성한다.
또 동 도면(f),(g)의 각 공정은 다시 반도체층(19)를 반도체 활성층으로 형성하기 위해 반도체층(19)에 고농도 n형 불순물을 확산해서 고농도 n형 실리콘층(20)을 형성하는 확산 공정과, 고농도 n형 실리콘층(20)의 상면에 저농도 n형 실리콘층(21)을 에피택셜 성장 공정이다.
이와 같은 제조 방법으로 형성되는 종래의 반도체 기판에 있어서는 제 2 실리콘 기판(17)에 실리콘 기판으로서는 고평탄도(TTV≤1㎛)의 기판을 사용하고 있음에도 불구하고, 연마 공정후에 있어서는 반도체층(19)의 두께 오차가 커져 버린다. 결국 소정 두께를 1.5㎛로 해서 연마한 후의 반도체층(19)의 두께를 측정하면, 면내 오차는 평균 2~3㎛에 달하고, 오차 1㎛ 이하의 생산율은 5% 정도로 되어, 대량 생산으로 고정밀도의 반도체층을 갖는 반도체 기판을 형성하기는 곤란했다.
본 발명은 상기와 같은 상황을 감안해서 구성된 것으로, 그 목적은 접착 반도체 기판에 형성되는 반도체층의 두께가 소정 두께로 정밀도가 좋고 대량 생산에 있어서도 높은 생산성이 얻어지는 반도체 기판의 제조방법을 제공하는 것이다.
본 발명의 반도체 기판의 제조 방법은 제 1 및 제 2 반도체 기판의 경면 연마된 각 한쪽 면을 서로 밀착한 후, 상기 제 1 반도체 기판의 다른쪽 면을 거칠게 연삭한 다음, 가공 왜곡 제거 에칭하고, 이어서 상기 제 1 반도체 기판의 다른쪽 면을 경면 연마해서 접착부와의 사이에 소정 두께의 반도체층을 형성할 때, 상기 제 2 반도체 기판의 다른쪽 면상에 유전체층을 설치해서 가공 왜곡 제거 에칭을 행하는 것을 특징으로 한다.
이와 같이 구성된 반도체 기판의 제조 방법은 제 2 반도체 기판의 다른쪽 면상에 유전체층을 설치해서 가공 왜곡 제거 에칭을 행함으로써, 가공 공정중의 가공 기준면으로 되는 제 2 반도체 기판의 다른쪽 면의 형상 변화, 특히 가공 왜곡 제거 에칭시 생기는 형상 변화가 억제되어 제 1 반도체 기판의 접착부상에 형성되는 반도체층의 두께로 소정 두께로 정밀도가 좋고, 대량 생산시에도 좋은 생산성이 얻어진다.
이하, 본 발명의 한 실시예를 제 1 도 및 제 2 도를 참조해서 설명한다.
제 1 도는 본 발명의 반도체 기판의 제조 방법을 도시한 공정도, 제 2 도는 반도체층의 층 두께 분포도이다. 제 1a 도는 제 1 실리콘 기판의 산화 공정으로, 예를 들면 직경 125㎜, 두께 625㎛, 비저항 1 내지 2Ωㆍ㎝의 표면이 경면 연마된 n형 실리콘 기판으로 이루어지는 제 1 실리콘 기판(25)의 표면을 산화해서 경면 연마면에 1㎛ 두께의 이산화실리콘(SiO2)의 제 1 유전체층(26)을 형성한다. 또 참조 번호(27)은 제 2 실리콘 기판으로, 예를 들면 직경 125㎜, 두께 625㎛, 비저항 5 내지 10Ωㆍ ㎝의 표면이 고평탄도(TTV≤1㎛)로 경면 연마된 n형 실리콘 기판으로 이루어져 있다.
동 도면(b)는 접착 공정으로, 제 1 유전체층(26)의 하면과 제 2 실리콘 기판(27)의 평탄도가 높은 상면과의 경면 동일 부분을 대면하도록 해서 대기중, 실온에서 접합시킨다. 그 후 이 기판을 N2: O2= 4 : 1(용적비)의 분위기 가스중에서 1100℃, 2시간 열처리해서 제 1 과 제 2 실리콘 기판을 접착한다.
그리고 접착한 기판 바깥 둘레의 미접착 부분을 제거하기 위해, 접착시 열처리로 형성된 이산화실리콘(SiO2)의 얇은 산화막(28)의 바깥 둘레 부분을 제거하면서 직경 100㎜로 성형한다.
동 도면(c)는 산화 공정으로, 앞의 공정에서 직경 100㎜로 성형한 가판을 H2: O2=1: 1(용적비)의 분위기 가스중에서 1100℃, 3시간 열처리하고, 이 기판의 표면을 다음 공정 이후에서 필요로 되는, 특히 가공 왜곡 제거 공정에서의 에칭후에도 잔존하는 소정 두께 이상, 예를 들면 두께 1㎛의 이산화실리콘(SiO2)의 제 2 유전체층 (29)로 덮는다.
동 도면(b)는 거친 연삭 공정으로, 앞의 공정에서 표면을 제 2 유전체층으로 덮은 기판의 제 1 실리콘 기판(25)의 상면을, 제 1 유전체층(26)상의 두께가 약 25㎛로 될 때까지 그라인더등을 이용해서 거칠게 연삭한다. 또 제 2 실리콘 기판(27) 하면서 제 2 유전체층(29)는 그대로 남겨둔다.
동 도면(e)는 가공 왜곡 제거 공정으로, HF-HNO3계의 에칭액으로 앞의 공정에서 거칠게 연삭한 기판의 가공 왜곡을 양면에서 약 10㎛ 에칭해서 제거한다. 가공 왜곡 제거와 함께 제 2 유전체층(29)는 에칭되지만 본 공정후에도 잔존한다. 또 에칭에 의한 가공 왜곡 제거량은 앞의 공정에서의 거친 연삭량에 따라 가감해서 소요량을 결정한다.
동 도면(f)는 연마 공정으로, 앞의 공정에서 가공 왜곡을 제거한 기판의 제 1 실리콘 기판(25) 상면을 통상의 실리콘 기판의 경면 연마 공정에서 이용되는, 예를 들면 유기 화학 연마(mechano-chemicalpolishing)로 기판 중앙의 평균 두께가 1.5㎛로 되도록 무왜곡 경면 연마해서 소망의 반도체층(30)을 얻는다. 이상의 공정을 거쳐서 소정 두께의 반도체층(30)을 갖는 반도체 기판을 형성한다.
그리고 이와 같은 공정에서 25매의 본 실시예에 따른 반도체 기판의 샘플을 작성했다. 제 2 도에 상기 샘플의 반도체층(30)의 층 두께를 측정한 결과를 도시했다. 도면은 횡축에 면내 오차를, 종축에 구성 비율을 나타낸 층 두께 분포도이다.
이것으로 부터 알 수 있는 것처럼 반도체층 두께의 면내 오차의 폭은 작고, 면내 오차의 평균은 0.87㎛이며, 오차가 1㎛ 이하인 생산율은 92%였다.
그리고 비교예로서 상기 공정중 제 1d 도의 거친 연삭 공정에서 제 1 실리콘 기판(25)의 상면을 제 1 유전체층(26)상의 두께가 약 25㎛가 될 때까지 그라인더 등을 이용해서 거칠게 연삭한 후, 제 2 유전체층(29)를 에칭으로 제거하고, 다음의 동 도면(e)의 가공 왜곡 제거 공정 이후를 실행해서 상기 제 4 도의 종래 기술과 같은 25매의 반도체 기판 샘플을 작성했다. 그리고 제 5 도에 비교해 샘플의 반도체층 두께를 측정한 결과를 도시했다. 동 도면은 제 2 도와 마찬가지로 횡축에 면내 오차를, 종축에 구성 비율은 나타낸 층 두께 분포도이다.
이것에 따르면, 반도체층의 층 두께의 면내 오차의 폭은 크고, 면내 오차의 평균 2.5㎛이며, 오차가 1㎛ 이하인 생산율은 5%였다. 이와 같이 실시예와 비교예의 반도체층 두께의 오차에는 큰 차가 있고, 실시예에 의한 반도체 기판에서는 면내 오차가 작아지고, 층 두께의 오차가 작으며 높은 생산성으로 안정적으로 실현할 수 있어서 대량 생산에 적당하다. 또 상술한 유전체 분리 구조를 갖는 반도체 장치의 대량 생산하는데도 적당하다.
또 상기 실시예에 있어서는 제 2 실리콘 기판(27)의 하면에 소정 두께의 제 2 유전체층(29)의 형성을, 접착한 기판의 바깥 둘레 부분의 제거 성형을 행한 후에 행하고 있으나, 이에 한하지 않고, 예를 들면 접착 공정의 열처리시에 동시에 조건을 갖추어 소정 두께의 제 2 유전체층으로 되는 산화물층을 형성하거나, 거친 연삭 공정전의 산화 공정을 생략하고 거친 연삭 공정후에 유전체층 형성 공정을 설치해서, 여기서 제 2 실리콘기판(27)의 하면에 CVD (Chemical Vapour Deposition)법에 의해 소정 두께의 제 2 유전체층을 형성하거나, 또는 이 공정에서 열산화에 의해 소정 두께의 산화물층(제 2 유전체층)을 형성한 후에 제 2 실리콘 기판(27)의 하면측을 레지스트 등으로 보호해 두고, 제 1 실리콘 기판(25)의 상면측의 산화물층(제 2 유전체층)을 통상 이용하는 수단으로 제거해도 좋다.
또 상기 실시예에 있어서는 연마 공정 이후를, 제 2 실리콘 기판(27)의 하면측의 제 2 유전체층(29)를 남긴채 행하지만, 중요한 것은 가공 왜곡 제거 에칭시 개시부터 종료까지의 사이에 제 2 유전체층(29)가 형성되어 있으면 좋고, 에칭이 종료한 후에는 제 2 유전체층(29)를 제거해도 좋다.
또 상기 실시예에 있어서는 제 1 반도체 기판인 제 1 실리콘 기판(25)와 제 2 반도체 기판인 제 2 실리콘 기판(27)과의 접착부에 제 1 유전체층(26)을 끼운 접착 반도체 기판을 이용해서 설명했으나, 꼭 접착부에 유전체층을 끼울 필요없이, 직접 제 1 및 제 2 반도체 기판을 접착해서 형성하는 접착 반도체 기판이라도 좋은 등 요지를 이탈하지 않는 범위내에서 임의로 변경해서 본 발명을 실시할 수 있음은 물론이다.
이상의 설명에서 알 수 있는 것처럼 본 발명은 접착 반도체 기판에 소정 반도체층을 형성할 때, 제 2 반도체 기판의 다른쪽 면상에 유전체층을 설치해서 가공 왜곡 제거 에칭을 함으로써, 제 1 반도체 기판의 접착부상에 형성되는 반도체층은 소정 두께로 정밀도가 좋고, 대량 생산시 높은 생산성으로 안정적으로 얻어지는 효과를 갖는다.
Claims (1)
- 제1및 제2반도체 기판(25 및 27)의 경면 가공된 각 한쪽 면을 서로 밀착한 후에, 상기 제1반도체기판의 다른쪽 면을 거칠게 연삭하고, 그 후 가공 왜곡 제거 에칭하며, 이어서 상기 제1반도체 기판의 다른쪽 면을 연마해서 첩착부와의 사이에 소정 두께의 반도체층(30)을 형성할 때 상기 제1반도체 기판의 다른쪽면을 경면 연마해서 첩착부와의 사이에 소정 두께의 반도체층(30)을 형성할 때 상기 제 1 반도체 기판의 다른쪽 면상에 유전체층(29)를 설치해서 가공 왜곡 제거 에칭을 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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