JPH084126B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH084126B2 JPH084126B2 JP62233739A JP23373987A JPH084126B2 JP H084126 B2 JPH084126 B2 JP H084126B2 JP 62233739 A JP62233739 A JP 62233739A JP 23373987 A JP23373987 A JP 23373987A JP H084126 B2 JPH084126 B2 JP H084126B2
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- Japan
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- semiconductor substrate
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- conductivity
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の製造方法の改良に関する。特
に、SOI基板およびその製造方法の改良に関する。
に、SOI基板およびその製造方法の改良に関する。
集積回路における素子分離を完全になすために、サフ
ァイヤ等の絶縁物上にシリコンをエピタキシャル成長さ
せたシリコンオンインシュレータ基板（以下SOI基板と
いう）が使用されている。SOI基板を使用することによ
って、例えば、MOS電界効果トランジスタのソース・ド
レイン領域におけるpn接合の静電容量を減少させること
ができ、また、ジャンクションリークによって発生する
漏れ電流の少ないダイオードを製造することができる等
の利益がある他、相補型半導体装置を容易に製造するこ
とができる等の利益もある。
ァイヤ等の絶縁物上にシリコンをエピタキシャル成長さ
せたシリコンオンインシュレータ基板（以下SOI基板と
いう）が使用されている。SOI基板を使用することによ
って、例えば、MOS電界効果トランジスタのソース・ド
レイン領域におけるpn接合の静電容量を減少させること
ができ、また、ジャンクションリークによって発生する
漏れ電流の少ないダイオードを製造することができる等
の利益がある他、相補型半導体装置を容易に製造するこ
とができる等の利益もある。
ところで、従来技術に係るSOI基板を製造する方法に
は、ラテラルシーディングエピタキシー法が知られてい
る。この方法は、シリコン基板表面に部分的に開口を有
する酸化膜を形成し、その酸化膜上に、CVD法等を使用
して、多結晶シリコン層を堆積した後、レーザ照射等を
なして、前記の多結晶シリコン層を単結晶シリコン層に
転換する方法であり、前記の酸化膜上に単結晶を形成す
ることができる。
は、ラテラルシーディングエピタキシー法が知られてい
る。この方法は、シリコン基板表面に部分的に開口を有
する酸化膜を形成し、その酸化膜上に、CVD法等を使用
して、多結晶シリコン層を堆積した後、レーザ照射等を
なして、前記の多結晶シリコン層を単結晶シリコン層に
転換する方法であり、前記の酸化膜上に単結晶を形成す
ることができる。
ところで、ラテラルシーディングエピタキシー法を使
用する場合は、酸化膜上の多結晶シリコン層の全面を均
一に単結晶シリコン層に転換することが困難であり、シ
リコン基板上に小面積のSOI領域が点在して形成される
か、あるいは、細長いSOI領域が形成される結果となる
ことが多く、大面積のSOI基板を得ることは、現状にお
いては困難である。
用する場合は、酸化膜上の多結晶シリコン層の全面を均
一に単結晶シリコン層に転換することが困難であり、シ
リコン基板上に小面積のSOI領域が点在して形成される
か、あるいは、細長いSOI領域が形成される結果となる
ことが多く、大面積のSOI基板を得ることは、現状にお
いては困難である。
本発明の目的は、これらの欠点を解消することにあ
り、絶縁膜を介した２層構造とされており、その２層の
半導体層が相互に接続されており、しかも、面積の大き
なSOI基板を製造する方法を提供することにある。
り、絶縁膜を介した２層構造とされており、その２層の
半導体層が相互に接続されており、しかも、面積の大き
なSOI基板を製造する方法を提供することにある。
上記目的は、一導電型の半導体基板（１）と、一導電
型もしくは反対導電型の半導体基板（２）とを、絶縁膜
（３）を介して接着し、前記一導電型の半導体基板
（１）または前記一導電型もしくは反対導電型の半導体
基板（２）を研磨して、その厚さを減少し、該厚さが減
少している前記一導電型の半導体基板（１）または前記
一導電型もしくは反対導電型の半導体基板（２）と前記
絶縁膜（３）の一部領域を除去して、島状に残留された
領域（21）または（11）を形成し、導電体層（41）を形
成した後、全面において、該導電体層（41）の厚さを均
一に減少して、前記島状に残留された領域（21）または
（11）の境界において、前記絶縁膜（３）をまたいで、
前記一導電型の半導体基板（１）と前記一導電型もしく
は反対導電型の半導体基板（２）とを導電体層（４）を
もって接続する、SOI構造の半導体基板の製造方法によ
って達成される。
型もしくは反対導電型の半導体基板（２）とを、絶縁膜
（３）を介して接着し、前記一導電型の半導体基板
（１）または前記一導電型もしくは反対導電型の半導体
基板（２）を研磨して、その厚さを減少し、該厚さが減
少している前記一導電型の半導体基板（１）または前記
一導電型もしくは反対導電型の半導体基板（２）と前記
絶縁膜（３）の一部領域を除去して、島状に残留された
領域（21）または（11）を形成し、導電体層（41）を形
成した後、全面において、該導電体層（41）の厚さを均
一に減少して、前記島状に残留された領域（21）または
（11）の境界において、前記絶縁膜（３）をまたいで、
前記一導電型の半導体基板（１）と前記一導電型もしく
は反対導電型の半導体基板（２）とを導電体層（４）を
もって接続する、SOI構造の半導体基板の製造方法によ
って達成される。
本発明に係る半導体基板の製造方法を使用して製造し
た半導体基板においては、絶縁膜を介して形成されたシ
リコンウェーハの一部領域と他方のシリコンウェーハと
が導電体をもって接続されているので、面積的制限の解
消に加えて、相補型半導体装置等、導電型の異なる半導
体装置を、同一の基板上に形成することが容易になり、
各種のデバイスを集積する自由度が向上したSOI基板を
提供することができる。
た半導体基板においては、絶縁膜を介して形成されたシ
リコンウェーハの一部領域と他方のシリコンウェーハと
が導電体をもって接続されているので、面積的制限の解
消に加えて、相補型半導体装置等、導電型の異なる半導
体装置を、同一の基板上に形成することが容易になり、
各種のデバイスを集積する自由度が向上したSOI基板を
提供することができる。
〔実施例〕 以下、図面を参照しつゝ、本発明の二つの実施例に係
る半導体基板の製造方法について説明する。
る半導体基板の製造方法について説明する。
第１例 第２図参照 例えば600μｍ厚のｐ型シリコンウェーハ１と例えば6
00μｍ厚のｎ型シリコンウェーハ２との表面を酸化し、
それぞれのシリコンウェーハ１、２の表面に500Å厚の
二酸化シリコン膜３を形成する。
00μｍ厚のｎ型シリコンウェーハ２との表面を酸化し、
それぞれのシリコンウェーハ１、２の表面に500Å厚の
二酸化シリコン膜３を形成する。
第３図参照 表面に酸化膜３が形成されたシリコンウェーハ１、２
の鏡面側を対接して重ね合わせた後、図において上下方
向に静電界を加え、静電界によって誘起される静電力を
利用し、あるいは、熱処理をなして、前記のｐ型シリコ
ンウェーハ１とｎ型シリコンウェーハ２とを絶縁膜３を
介して接着する。
の鏡面側を対接して重ね合わせた後、図において上下方
向に静電界を加え、静電界によって誘起される静電力を
利用し、あるいは、熱処理をなして、前記のｐ型シリコ
ンウェーハ１とｎ型シリコンウェーハ２とを絶縁膜３を
介して接着する。
第４図参照 いづれか一方のシリコンウェーハ１、２例えばｐ型シ
リコンウェーハ１を、研磨、ケミカルエッチング等を使
用して１〜２μｍ厚のｐ型シリコン薄膜12または22とな
す。
リコンウェーハ１を、研磨、ケミカルエッチング等を使
用して１〜２μｍ厚のｐ型シリコン薄膜12または22とな
す。
第５図参照 フォトリソグラフィー法を使用して、シリコン薄膜12
または22と絶縁膜３とを一部領域から除去して、１辺の
長さが１μｍ程度の凹部５を形成する。
または22と絶縁膜３とを一部領域から除去して、１辺の
長さが１μｍ程度の凹部５を形成する。
第６図参照 多結晶シリコン層、タングステン・モリブデン・チタ
ン等のリフラクトリメタル層、または、リフラクトリメ
タルシリサイド層等の導電体層42を、CVD法・スパッタ
法等を使用して形成する。
ン等のリフラクトリメタル層、または、リフラクトリメ
タルシリサイド層等の導電体層42を、CVD法・スパッタ
法等を使用して形成する。
第1a図参照 コントロールエッチングをなして、上記多結晶シリコ
ン層、タングステン・モリブデン・チタン等のリフラク
トリメタル層、または、リフラクトリメタルシリサイド
層等の導電体層42を、段差を有する境界領域のみに残留
して、上下半導体層１または２及び11または21の接続層
４とする。
ン層、タングステン・モリブデン・チタン等のリフラク
トリメタル層、または、リフラクトリメタルシリサイド
層等の導電体層42を、段差を有する境界領域のみに残留
して、上下半導体層１または２及び11または21の接続層
４とする。
以上の工程により、一部領域において接続している２
層の半導体層、特に相互に異なる導電型の異なる２層の
半導体層が一部領域において接続しており、相補型半導
体装置用等の基板として有用な半導体基板を製造するこ
とができる。
層の半導体層、特に相互に異なる導電型の異なる２層の
半導体層が一部領域において接続しており、相補型半導
体装置用等の基板として有用な半導体基板を製造するこ
とができる。
第２例 第７図参照 第６図を参照して説明したコントロールエッチングに
おいて、マスク６を使用することゝすれば、上下層半導
体層１または２及び11または21の接続層４の形状は第1b
図に41をもって示すようになり、接続層４の抵抗を減少
することができる。
おいて、マスク６を使用することゝすれば、上下層半導
体層１または２及び11または21の接続層４の形状は第1b
図に41をもって示すようになり、接続層４の抵抗を減少
することができる。
以上説明せるとおり、本発明に係る半導体基板の製造
方法を使用して製造した半導体基板においては、絶縁膜
を介して形成されたシリコンウェーハの一部領域と他方
のシリコンウェーハとが導電体をもって接続されている
ので、面積的制限の解消に加えて、相補型半導体装置
等、導電型の異なる半導体装置を、同一の基板上に形成
することが容易になり、各種のデバイスを集積する自由
度が向上したSOI基板を製造することができる。
方法を使用して製造した半導体基板においては、絶縁膜
を介して形成されたシリコンウェーハの一部領域と他方
のシリコンウェーハとが導電体をもって接続されている
ので、面積的制限の解消に加えて、相補型半導体装置
等、導電型の異なる半導体装置を、同一の基板上に形成
することが容易になり、各種のデバイスを集積する自由
度が向上したSOI基板を製造することができる。
第1a図、第1b図は、本発明の実施例に係る半導体基板の
製造方法を実施して製造した半導体基板の断面図であ
る。 第２〜６図は、本発明の第１の実施例に係る半導体基板
の製造方法の主要工程の工程図である。 第７図は、本発明の第２の実施例に係る半導体基板の製
造方法の主要工程の工程図である。 １……一導電型の半導体基板、 ２……一導電型または反対導電型の半導体基板、 12、22……フォトリソグラフィー法を使用して除去され
る半導体薄膜、 21、11……島状に残留された領域、 ３……絶縁膜、 42……全面に形成される導電体層、 ４、41……境界に残留する導電体層、 ５……凹部、 ６……マスク６。
製造方法を実施して製造した半導体基板の断面図であ
る。 第２〜６図は、本発明の第１の実施例に係る半導体基板
の製造方法の主要工程の工程図である。 第７図は、本発明の第２の実施例に係る半導体基板の製
造方法の主要工程の工程図である。 １……一導電型の半導体基板、 ２……一導電型または反対導電型の半導体基板、 12、22……フォトリソグラフィー法を使用して除去され
る半導体薄膜、 21、11……島状に残留された領域、 ３……絶縁膜、 42……全面に形成される導電体層、 ４、41……境界に残留する導電体層、 ５……凹部、 ６……マスク６。
Claims (1)
- 【請求項１】一導電型の半導体基板と、一導電型もしく
は反対導電型の半導体基板とを、絶縁膜を介して接着
し、 前記一導電型の半導体基板または前記一導電型もしくは
反対導電型の半導体基板を研磨して、その厚さを減少
し、 該厚さが減少している前記一導電型の半導体基板または
前記一導電型もしくは反対導電型の半導体基板と前記絶
縁膜との一部領域を除去して、島状に残留された領域を
形成し、 導電体層を全面に形成した後、該導電体層の厚さを、全
面において均一に減少して、 前記島状に残留された領域の境界において、前記絶縁膜
をまたいで、前記一導電型の半導体基板と前記一導電型
もしくは反対導電型の半導体基板とを導電体層をもって
接続する ことを特徴とするSOI構造の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233739A JPH084126B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233739A JPH084126B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477951A JPS6477951A (en) | 1989-03-23 |
| JPH084126B2 true JPH084126B2 (ja) | 1996-01-17 |
Family
ID=16959819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233739A Expired - Fee Related JPH084126B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084126B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360007A (ja) * | 1989-07-27 | 1991-03-15 | Fujitsu Ltd | 張合わせｓｏｉ基板 |
| JP2721265B2 (ja) * | 1990-07-05 | 1998-03-04 | 株式会社東芝 | 半導体基板の製造方法 |
| WO2012115269A1 (ja) * | 2011-02-25 | 2012-08-30 | 京セラ株式会社 | 複合基板、電子部品、ならびに複合基板および電子部品の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128285A (en) * | 1977-04-14 | 1978-11-09 | Nec Corp | Semiconductor device and production of the same |
| JPS5893270A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61234547A (ja) * | 1985-04-11 | 1986-10-18 | Aisin Seiki Co Ltd | 半導体基板の製造方法 |
-
1987
- 1987-09-19 JP JP62233739A patent/JPH084126B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477951A (en) | 1989-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |