WO2012115269A1 - 複合基板、電子部品、ならびに複合基板および電子部品の製造方法 - Google Patents

複合基板、電子部品、ならびに複合基板および電子部品の製造方法 Download PDF

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勝信 北田
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    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer

Definitions

  • the present invention relates to a composite substrate, an electronic component, and a method for manufacturing the composite substrate and the electronic component.
  • the present invention has been conceived under the circumstances described above, and provides a composite substrate having a silicon substrate having excellent crystallinity, and a method for manufacturing the composite substrate and an electronic component using the composite substrate. For the purpose.
  • the composite substrate of the present invention is a composite substrate having a support substrate having electrical insulation and a silicon substrate superimposed on the support substrate, wherein the silicon substrate includes a plurality of first regions and the plurality of first regions. A second region located between the regions, and an amorphous body of silicon and metal is present on the main surface of the second region on the support substrate side.
  • the first method for producing a composite substrate of the present invention includes a step of bonding a main surface of a silicon substrate on a support substrate having electrical insulation properties through a metal layer, the bonded support substrate, and the silicon Heating the substrate to form an amorphous body containing silicon and a metal constituting the metal layer on the main surface of the silicon substrate on the support substrate side.
  • the second composite substrate manufacturing method of the present invention includes a step of forming a recess in a second region located between a plurality of first regions, a main surface of the silicon substrate, and a support substrate having electrical insulation.
  • a step of forming a metal layer on at least one of the substrate a step of bonding the main surface of the silicon substrate on the support substrate via the metal layer, the bonded support substrate and the silicon substrate And aggregating the metal layer into the depression, and forming an amorphous body containing silicon and a metal constituting the metal layer on a main surface of the silicon substrate on the support substrate side.
  • the method of manufacturing an electronic component according to the present invention includes a step of forming an element function unit functioning as a semiconductor element in the first region of the composite substrate of the present invention, and the composite substrate for each region including at least one element function unit. Dividing the process.
  • the electronic component of the present invention is an electronic component in which a silicon chip is positioned on a support chip having electrical insulation.
  • the silicon chip has a first region in which an element portion functioning as a semiconductor element is formed and the first region And a second region located so as to surround the first region, and an amorphous body made of silicon and metal is present on the main surface of the second region on the support chip side.
  • the method of manufacturing an electronic component according to the present invention includes a step of forming an element function unit that functions as a semiconductor element in the first region of the composite substrate, and the composite substrate is divided into at least one region including the element function unit.
  • the process to perform is included.
  • the present invention it is possible to provide a composite substrate and an electronic component having a silicon substrate having excellent crystallinity, and a method for manufacturing the composite substrate and the electronic component.
  • FIG. 1 is a top view which shows schematic structure of one Embodiment of the composite substrate based on this invention, (b) is sectional drawing along the Ib-Ib line
  • FIG. 1 is the schematic which shows one Embodiment of the manufacturing process of the composite substrate based on this invention, and a semiconductor element.
  • D) to (e) are schematic views showing the subsequent steps of FIG. (A) is a top view which shows schematic structure of the modification of the composite substrate shown in FIG. 1, (b) is sectional drawing along the IVb-IVb line
  • FIG. 6A is a cross-sectional view taken along line VIa-VIa shown in FIG. 5, and FIG. 6B is a cross-sectional view taken along line VIb-VIb shown in FIG. It is a top view which shows schematic structure of the modification of the composite substrate shown in FIG. (A) is a cross-sectional view taken along line VIIIa-VIIIa shown in FIG. 7, and (b) is a cross-sectional view taken along line VIIIb-VIIIb shown in FIG.
  • a composite substrate 1 as an example of an embodiment of a composite substrate of the present invention will be described with reference to the drawings.
  • the composite substrate 1 shown in FIG. 1 includes a support substrate 10 and a silicon substrate 20.
  • the support substrate 10 serves as a support member for the silicon substrate 20 to be a semiconductor layer.
  • the support substrate 10 may be any substrate having electrical insulation, but in this embodiment, the support substrate 10 is made of an aluminum oxide single crystal (hereinafter referred to as “sapphire”).
  • a silicon carbide substrate or the like can be used as the support substrate 10.
  • the silicon substrate 20 is overlaid. In other words, the silicon substrate 20 is supported and directly bonded onto the upper surface 10a of the support substrate 10. Examples of the thickness of the support substrate 10 include a range of 400 to 800 [ ⁇ m].
  • the silicon substrate 20 is a part in which an element function part that functions as a semiconductor element is formed.
  • a silicon single crystal is employed as the silicon substrate 20.
  • the thickness of the silicon substrate 20 is, for example, in the range of 50 to 300 [nm].
  • a region where the element functional unit is formed is a first region 20 x and a region other than the first region 20 x is a second region 20 y.
  • the first regions 20x are arranged in a matrix, and a part of the second regions 20y located between the first regions 20x spreads in a lattice pattern.
  • the second region 20y can be used to split or cut the composite substrate 1 for each desired first region 20x.
  • the shape and arrangement of the first region 20x are not limited to the present embodiment, and are appropriately selected.
  • the shape of the second region 20y is appropriately selected according to the shape and arrangement of the first region 20x.
  • the silicon substrate 20 includes a main part 21 and an amorphous body 22.
  • the main portion 21 is a portion that occupies the main portion of the silicon substrate 20 and is made of a silicon single crystal (hereinafter simply referred to as “silicon”).
  • the main portion 21 is mainly located in the first region 20x.
  • the amorphous body 22 is a portion where the main portion 21 and the metal material are mixed. Examples of the metal material contained in the amorphous body 22 include iron (Fe), nickel (Ni), manganese (Mn), chromium (Cr), and aluminum (Al).
  • the amorphous body 22 is mainly located in the second region 20y. That is, the amorphous body 22 is formed between the first regions 20x.
  • the amorphous body 22 faces the main surface of the silicon substrate 20 on the D2 direction side (hereinafter referred to as “lower main surface 20b”).
  • the amorphous body 22 has a bond between an element constituting the main portion 21 and a single metal material.
  • the main portion 21 is Si and the metal material is Fe, it has an Fe—Si bond.
  • the amorphous body 22 does not exist in the lower main surface 20b, but exists only in the second region 20y. That is, by agglomerating, the diffusion depth can be made smaller than the uniform diffusion. Thereby, the diffusion of the metal material into the silicon substrate 20 can be suppressed.
  • the amorphous body 22 can be specified by electron energy loss spectroscopy (EELS) or the like.
  • EELS electron energy loss spectroscopy
  • each of the plurality of first regions 20x has a mutual interval of 100 nm or more. More preferably, the thickness is set to 300 [nm] or more. If a metal exists between the support substrate 10 and a region immediately below the portion where the element function part is formed, the device characteristics may be deteriorated. On the other hand, the metal which affects the element function part formed in the 1st field 20x can be eliminated by making each of a plurality of 1st fields 20x the above-mentioned space. The interval between the plurality of first regions 20x will be described later.
  • the amorphous body 22 is formed on the other surface excluding the lower main surface 20b of the silicon substrate 20, that is, the main surface (hereinafter referred to as “upper main surface 20a”) and the side surface 20c located in the D1, D2 direction of the silicon substrate 20. It is formed inside than. In other words, the main portion 21 faces the upper main surface 20a and the side surface 20c of the silicon substrate 20. That is, the composition of the exposed part of the silicon substrate 20 is the same. Therefore, in this silicon substrate 20, an effective one can be selected from various processes related to silicon and used appropriately.
  • the amorphous body 22 is disposed so as to surround the first region 20x.
  • the adhesion strength between sapphire and the amorphous body 22 is larger than the adhesion strength between sapphire and silicon. Since the amorphous body 22 faces the lower main surface 20b of the silicon substrate 20, the adhesion strength of the bonding between the support substrate 10 and the silicon substrate 20 can be increased.
  • the support substrate 10 and the silicon substrate 20 can be satisfactorily adhered even after the composite substrate 1 is divided as a semiconductor element.
  • the configuration of the present embodiment can be paraphrased as that each first region 20x is divided by the amorphous body 22.
  • the support substrate 10 and the silicon substrate 20 preferably have a small surface roughness of the surfaces to be joined.
  • the average surface roughness Ra (arithmetic average roughness) is less than 10 nm.
  • a semiconductor substrate 20X to be a silicon substrate 20 is prepared.
  • a silicon substrate is employed as the semiconductor substrate 20X.
  • a groove 20Xd is formed on one main surface of the main surface of the semiconductor substrate 20X which becomes the lower main surface 20b of the silicon substrate 20.
  • the groove 20Xd is formed in a region that becomes the second region 20y.
  • silicon is partially oxidized using a photomask to selectively remove silicon oxide, or a desired portion is etched using a mask.
  • a method is mentioned.
  • various methods such as thermal oxidation and solution oxidation are employed.
  • Etching includes a chemical method or a physical method such as an ion beam.
  • the mask include a metal mask and a photomask, which are appropriately selected according to the etching method.
  • the depth of the groove 20Xd may be about 10 [nm], for example.
  • the depth of the groove 20Xd is preferably less than the difference between the thickness in the first region 20x and the thickness of the element function unit 23 described later.
  • the support substrate 10 and the semiconductor substrate 20X are bonded together via the metal layer 22X.
  • the bonding method include a method of activating and bonding the surfaces of the surfaces to be bonded, and a method of bonding using electrostatic force.
  • the method for activating the surface include a method of activating by irradiating an ion beam in a vacuum and etching the surface. This joining is preferably performed at room temperature.
  • a method that does not use an adhesive such as a resin is adopted, and bonding is performed by solid phase bonding (Solid-State Bonding) using atomic force or the like.
  • the metal material constituting the metal layer 22X can be, for example, a simple substance or a combination of Fe, Cr, Ni, Mn, Al, and Cu. Such a metal material activates a metal supply source in the bonding apparatus simultaneously with irradiation of an ion beam or the like during bonding, and is supplied to the activated bonding surface.
  • the thickness of the metal layer 22X is not particularly limited, but is set to 5 [nm] or less, for example.
  • the metal layer 22X may be in a state where a metal element (particle) is attached, that is, in a net shape. Note that such a metal layer 22X exists at the bonding interface when the surfaces are activated and bonded, and in general SOI, thermocompression bonding is performed via an oxide, so there is no need to provide a metal layer. Absent.
  • the semiconductor substrate 20X is thinly processed to a desired thickness.
  • Various methods such as abrasive polishing, chemical etching, and ion beam etching can be adopted as the thinning method, and a plurality of methods may be combined.
  • a process for flattening the surface of the semiconductor substrate 20X by precision etching may be employed.
  • the etching means used for this precise etching include dry etching. This dry etching includes a chemical reaction and a physical collision. Examples of using chemical reaction include reactive gas (gas), ions and ion beams, and those using radicals. Examples of the etching gas used for the reactive ions include sulfur hexafluoride (SF 6 ) and carbon tetrafluoride (CF 4 ). Moreover, what uses an ion beam is mentioned as a thing by physical collision. A method using a gas cluster ion beam (GCIB) is included in those using this ion beam.
  • GCIB gas cluster ion beam
  • the bonded support substrate 10 and the semiconductor substrate 20X are heated to aggregate the metal layer 22X into the groove 20Xd.
  • the aggregated metal layer 22X is mixed with silicon of the semiconductor substrate 20X to form an amorphous body 22. Since the silicon of the semiconductor substrate 20X is used to form the amorphous body 22, the shape of the groove 20Xd of the semiconductor substrate 20X changes. That is, there are no corners or smooth portions constituting the groove 20Xd having a rectangular cross section. And it becomes a shape along the shape of the amorphous body 22 which is an aggregate.
  • the temperature under the heating conditions is equal to or higher than the melting point of each metal, and more preferably equal to or higher than the eutectic temperature of the element constituting the semiconductor substrate 20X and the metal material.
  • it can be made to aggregate in the groove part 20Xd by maintaining the state of 500 degreeC or more for 30 minutes or more.
  • the atmosphere during heating is not particularly limited, and any one of air, oxygen, nitrogen, inert gas, reducing gas, and the like can be selected.
  • the support substrate 10 and the semiconductor substrate 20X are bonded with their surfaces activated and bonded in a vacuum, it is presumed that a part of the bonding interface has a cavity.
  • a cavity is generated at the bonding interface.
  • the metal aggregation position is controlled by providing the groove 20Xd at the intended position.
  • the silicon substrate 20 of the composite substrate 1 includes a plurality of first regions 20x in which element function portions that function as semiconductor elements are formed, and a second region 20y located between the first regions 20x.
  • an amorphous body 22 of silicon and metal is provided in the second region 20y.
  • the element function part 23 is formed from the upper main surface 20a side of the obtained composite substrate 1.
  • the element function unit 23 is formed in an arbitrary first region 20x. Examples of the element function unit 23 include various semiconductor element structures. In FIG. 3A, the locations shown in FIG. 3B and FIG. 3C are different.
  • the composite substrate 1 on which the element function unit 23 is formed is divided to manufacture the electronic component 2.
  • the composite substrate 1 is divided into electronic components 2, at least one element function unit 23 is included in one electronic component 2.
  • one electronic component 2 may include a plurality of first regions 20x, and thus a plurality of element function units 23.
  • At least one of the amorphous body 22 and the divided amorphous body 22a obtained by dividing the amorphous body 22 is included in one electronic component 2.
  • the support chip 100 and the silicon chip 200 can be satisfactorily adhered even when used as the electronic component 2. .
  • the electronic component 2 having the element function unit 23 can be manufactured.
  • the amorphous body 22 is formed from the periphery of the first region 20x to the periphery of the main portion 21, but the shape is not limited thereto.
  • the amorphous body 22A may surround the first region 20x.
  • the amorphous body 22 surrounds the first region 20x in a lattice shape.
  • the shape is not limited to such a shape.
  • a pair of amorphous bodies 22B extending along one region 20x may be used.
  • the silicon substrate 20C shown in FIG. 6 it may be an amorphous body 22C provided at the four corners of the first region 20x.
  • the metal layer 22X is aggregated to form the amorphous body 22.
  • a part of the metal layer 22X is the amorphous body 22, and the other part is left as the metal layer 22X. Also good.
  • the portion remaining as the metal layer 22X may not have a uniform concentration, and a metal concentration distribution may be generated.
  • the groove 20Xd is formed in the silicon substrate 20, and the metal is set to aggregate in the groove 20Xd.
  • the groove 20Xd may not be provided.
  • the metal layers 22X can be aggregated at a constant interval according to the amount of supplied metal.
  • the size of the amorphous body 22 also depends on the amount of supplied metal.
  • the interval between the amorphous bodies 22 can be set to about 100 [nm].
  • the size of the amorphous body 22 is This is preferable because it can suppress adverse effects on the operating characteristics when the component 2 is used. Furthermore, by setting the interval between the amorphous bodies 22 to 300 [nm] or more, the size of the amorphous body 22 can be further reduced, which adversely affects the operation characteristics when the electronic component 2 is obtained. Can be further suppressed, which is preferable. Specifically, it is preferable to keep the size of the amorphous body 22 in the thickness direction less than a size obtained by subtracting the thickness of the semiconductor element functional unit 23 from the thickness of the silicon substrate 20.

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Abstract

　【課題】　結晶性の優れるシリコン基板を有する複合基板、ならびに複合基板の製造方法および複合基板を用いた電子部品の製造方法を提供する。　【解決手段】　複合基板１は、電気絶縁性を有する支持基板１０と、これに重ね合わされたシリコン基板２０が貼り合わされている。この複合基板１の半導体基板２０は、半導体素子として機能する素子機能部が形成される複数の第１領域２０ｘと、これら第１領域２０ｘの間に位置する第２領域２０ｙとを含む。この複合基板１の半導体基板２０では、第２領域２０ｙに、シリコンと金属との非晶質体２２が設けられている。

Description

複合基板、電子部品、ならびに複合基板および電子部品の製造方法
　本発明は、複合基板、電子部品、ならびに複合基板および電子部品の製造方法に関する。
　近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、ＳＯＳ（Silicon On Sapphire）構造がある。このＳＯＳ構造を形成する方法として、例えば、特開平１０－１２５４７号公報に開示された技術がある。
　しかし、特開平１０－１２５４７号公報に開示された技術では、シリコンとサファイアとの格子構造の違いによって、シリコンに格子欠陥が生じてしまっていた。
　本発明は、上述の事情のもとで考え出されたものであって、結晶性の優れるシリコン基板を有する複合基板、ならびにこの複合基板およびこの複合基板を用いた電子部品の製造方法を提供することを目的とする。
　本発明の複合基板は、電気絶縁性を有する支持基板と、前記支持基板に重ね合わされたシリコン基板とを有する複合基板であって、前記シリコン基板は、複数の第１領域と前記複数の第１領域の間に位置する第２領域とを有しており、前記第２領域の前記支持基板側の主面にシリコンと金属との非晶質体が存在している。
　本発明の第１の複合基板の製造方法は、電気絶縁性を有する支持基板の上に、シリコン基板の主面を、金属層を介して貼り合わせる工程と、貼り合わせた前記支持基板および前記シリコン基板を加熱して、前記シリコン基板の前記支持基板側の主面に、シリコンおよび前記金属層を構成する金属を含む非晶質体を形成する工程とを含むものである。
　本発明の第２の複合基板の製造方法は、複数の第１領域の間に位置する第２領域に、窪み部を形成する工程と、前記シリコン基板の主面および電気絶縁性を有する支持基板の上の少なくとも一方に金属層を形成する工程と、前記支持基板の上に、前記シリコン基板の主面を、前記金属層を介して貼り合わせる工程と、貼り合わせた前記支持基板および前記シリコン基板を加熱して、前記金属層を前記窪み部に凝集させるとともに、前記シリコン基板の前記支持基板側の主面にシリコンおよび前記金属層を構成する金属を含む非晶質体を形成する工程とを含むものである。
　本発明の電子部品の製造方法は、本発明の複合基板の前記第１領域に半導体素子として機能する素子機能部を形成する工程と、少なくとも１つの前記素子機能部を含む領域ごとに前記複合基板を分割する工程と、を含むものである。
　本発明の電子部品は、電気絶縁性を有する支持チップ上に、シリコンチップが位置している電子部品において、前記シリコンチップは、半導体素子として機能する素子部が形成されている第１領域と前記第１領域を囲むように位置する第２領域とを有しており、前記第２領域の前記支持チップ側の主面にシリコンと金属からなる非晶質体が存在しているものである。
　本発明の電子部品の製造方法は、前記複合基板の前記第１領域に半導体素子として機能する素子機能部を形成する工程と、少なくとも１つの前記素子機能部を含む領域ごとに前記複合基板を分割する工程とを含むものである。
　本発明によれば、結晶性の優れるシリコン基板を有する複合基板および電子部品、ならびにこの複合基板および電子部品の製造方法を提供することができる。
（ａ）は本発明に係る複合基板の１つの実施形態の概略構成を示す平面図であり、（ｂ）は（ａ）に示したＩｂ－Ｉｂ線に沿った断面図である。 （ａ）～（ｃ）は本発明に係る複合基板および半導体素子の製造工程の１つの実施形態を示す概略図である。 （ｄ）～（ｅ）は図２の続きの工程を示す概略図である。 （ａ）は図１に示した複合基板の変形例の概略構成を示す平面図であり、（ｂ）は（ａ）に示したＩＶｂ－ＩＶｂ線に沿った断面図である。 図１に示した複合基板の変形例の概略構成を示す平面図である。 （ａ）は図５に示したＶＩａ－ＶＩａ線に沿った断面図であり、（ｂ）は図５に示したＶＩｂ－ＶＩｂ線に沿った断面図である。 図１に示した複合基板の変形例の概略構成を示す平面図である。 （ａ）は図７に示したＶＩＩＩａ－ＶＩＩＩａ線に沿った断面図であり、（ｂ）は図７に示したＶＩＩＩｂ－ＶＩＩＩｂ線に沿った断面図である。
　＜複合基板の第１の実施形態＞
　本発明の複合基板の実施形態の一例である複合基板１について、図面を参照しつつ説明する。図１に示した複合基板１は、支持基板１０と、シリコン基板２０とを含んで構成されている。
　支持基板１０は、半導体層となるシリコン基板２０の支持部材となるものである。支持基板１０は電気絶縁性を有するものであればよいが、本実施形態では、酸化アルミニウム単結晶（以下、「サファイア」とする）から成っている。支持基板１０は、他にも炭化珪素基板等を用いることもできる。この支持基板１０のＤ１方向側の主面（以下、「上面１０ａ」とする）の上には、シリコン基板２０が重ね合わされている。言い換えると、支持基板１０の上面１０ａ上には、シリコン基板２０が支持されて、直接貼り合わされている。この支持基板１０の厚みとしては、例えば、４００～８００〔μｍ〕の範囲が挙げられる。
　シリコン基板２０は、半導体素子として機能する素子機能部を一部に形成するものである。本実施形態では、シリコン基板２０としてシリコン単結晶を採用している。このシリコン基板２０の厚みとしては、例えば５０～３００〔ｎｍ〕の範囲が挙げられる。ここでは、シリコン基板２０のうち、素子機能部を形成する領域を第１領域２０ｘとし、第１領域２０ｘ以外の領域を第２領域２０ｙとしている。第１領域２０ｘは行列状に配列され、第２領域２０ｙのうち第１領域２０ｘの間に位置する一部は格子状に広がっている。この第２領域２０ｙは、複合基板１を所望の第１領域２０ｘ毎に分ける際に、割ったり、切ったりするのに利用することが可能である。なお、この第１領域２０ｘの形状および配列は、本実施形態に限定されるものではなく、適宜選択される。また、この第２領域２０ｙの形状は、第１領域２０ｘの形状および配列に応じて適宜選択される。
　このシリコン基板２０は、主部２１と、非晶質体２２とを含んで構成されている。主部２１は、シリコン基板２０の主な部分を占めるものとなる部位であり、シリコン単結晶（以下、単に「シリコン」とする）から成っている。この主部２１は、主として第１領域２０ｘに位置している。非晶質体２２は、主部２１と金属材料とが混在している部位である。この非晶質体２２に含まれる金属材料としては、例えば、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、またはアルミニウム（Ａｌ）が挙げられる。この非晶質体２２は、主として第２領域２０ｙに位置している。つまり、この非晶質体２２は、第１領域２０ｘの間に形成されている。この非晶質体２２は、シリコン基板２０のＤ２方向側の主面（以下、「下主面２０ｂ」とする）に面している。
　非晶質体２２は主部２１を構成する元素と金属材料単体との結合を有するものとなる。主部２１がＳｉであり、金属材料がＦｅの場合には、Ｆｅ－Ｓｉの結合を有するものとなる。非晶質体２２が、下主面２０ｂに存在せず、第２領域２０ｙのみに存在している。すなわち、凝集していることにより、均一な拡散よりも拡散深さを小さくすることができる。これにより、シリコン基板２０への金属材料の拡散を抑制することができる。
　なお、非晶質体２２は、電子エネルギー損失分光法（ＥＥＬＳ）等で特定することができる。
　また、複数の第１領域２０ｘのそれぞれは、互いの間隔が１００〔ｎｍ〕以上となるようにすることが好ましい。より好ましくは３００〔ｎｍ〕以上となるようにする。素子機能部を作りこんだ部分の直下の領域と支持基板１０との間に金属が存在すると、デバイス特性を悪化させるおそれがある。これに対して、複数の第１領域２０ｘのそれぞれを上述のような間隔とすることにより、第１領域２０ｘに形成する素子機能部に影響する金属をなくすことができる。複数の第１領域２０ｘ間の間隔については、後述する。
　また、非晶質体２２は、シリコン基板２０の下主面２０ｂを除く他の表面、つまりシリコン基板２０のＤ１，Ｄ２方向に位置する主面（以下、「上主面２０ａ」）および側面２０ｃよりも内側に形成されている。言い換えると、このシリコン基板２０の上主面２０ａおよび側面２０ｃには、主部２１が面している。つまり、シリコン基板２０の露出している部位の組成が同じになっている。そのため、このシリコン基板２０では、シリコンに関する種々のプロセスから効果的なものを選択して適宜利用することができる。
　非晶質体２２は、第１領域２０ｘの周囲を囲むように配置されている。ここで、サファイアとシリコンとの密着強度に比べて、サファイアと非晶質体２２との密着強度は大きい。シリコン基板２０の下主面２０ｂに非晶質体２２が面していることによって、支持基板１０とシリコン基板２０との貼合せの密着強度を高めることができる。また、この複合基板１では、複合基板１を半導体素子として分割した後でも、支持基板１０とシリコン基板２０とを良好に密着させることができる。なお、本実施形態の構成を、個々の第１領域２０ｘが非晶質体２２で区分されている、と言い換えることもできる。
　この支持基板１０およびシリコン基板２０は、接合する面の面粗さが小さいことが好ましく、例えば平均面粗さＲａ（算術平均粗さ）が１０〔ｎｍ〕未満の範囲が挙げられる。平均面粗さＲａを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。特に、Ｒａを１〔ｎｍ〕以下とすることによって、極めて小さい加圧で接合することができる。
　＜複合基板および半導体素子の製造方法＞
　本発明の複合基板および半導体素子の製造方法の実施形態の一例を、図２～４を参照して説明する。
　まず、図２（ａ）に示したように、シリコン基板２０となる半導体基板２０Ｘを準備する。本実施形態では、半導体基板２０Ｘとしてシリコン基板を採用する。
　次に、図２（ｂ）に示したように、この半導体基板２０Ｘの主面のうち、シリコン基板２０の下主面２０ｂとなる一方の主面に、溝部２０Ｘｄを形成する。この溝部２０Ｘｄは、第２領域２０ｙとなる領域に形成される。この溝部２０Ｘｄを形成する方法としては、例えば、フォトマスクを利用して部分的にシリコンを酸化処理して酸化シリコンを選択的に除去したり、マスクを利用して所望の部分をエッチングしたりする方法が挙げられる。この酸化処理としては、例えば熱酸化および溶液酸化などの種々の方法が採用される。エッチングとしては、化学的な方法、またはイオンビームなどの物理的な方法が挙げられる。また、マスクとしては、例えばメタルマスクおよびフォトマスクなどがあり、エッチングの方法に応じて適宜選択される。
　このような溝部２０Ｘｄの深さは、例えば１０〔ｎｍ〕程度とすればよい。この溝部２０Ｘｄの深さは、第１領域２０ｘにおける厚みと後述する素子機能部２３の厚みとの差分未満であることが好ましい。
　次に、図２（ｃ）に示したように、支持基板１０と半導体基板２０Ｘとを金属層２２Ｘを介して貼り合わせる。貼合せの方法としては、貼り合わせる面の表面を活性化して接合する方法、および静電気力を利用して接合する方法が挙げられる。表面を活性化する方法としては、例えば真空中でイオンビームを照射して表面をエッチングして活性化する方法などが挙げられる。この接合は常温で行うことが好ましい。なお、この接合に際しては、樹脂系などの接着剤を使用しない方法が採用され、原子間力などを利用した固相接合（Solid State Bonding）によって接合される。
　金属層２２Ｘを構成する金属材料は、例えばＦｅ，Ｃｒ，Ｎｉ，Ｍｎ，Ａｌ，Ｃｕの単体もしくは組合せとすることができる。このような金属材料は、接合の際のイオンビーム等照射時に同時に接合装置内の金属供給源を活性化し、活性化させた接合面に供給される。金属層２２Ｘの膜厚は特に限定されないが、例えば５〔ｎｍ〕以下とする。この金属層２２Ｘは、金属元素（粒子）が付着した状態、すなわち網状としてもよい。なお、このような金属層２２Ｘは、表面を活性化して接合する場合に接合界面に存在するものであり、一般的なＳＯＩでは酸化物を介して熱圧着するので、金属層をあえて設ける必要はない。
　次に、半導体基板２０Ｘを所望の厚さになるように薄く加工する。薄く加工する方法としては、砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。
　この薄く加工する工程と併せて、精密エッチングによって、半導体基板２０Ｘの表面を平らにする加工を採用してもよい。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体（ガス）、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム（Gas Cluster Ion Beam；ＧＣＩＢ）を用いた方法が含まれる。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで半導体基板２０Ｘを走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。
　次に、貼り合わせた支持基板１０と半導体基板２０Ｘとを加熱して、金属層２２Ｘを溝部２０Ｘｄに凝集させる。凝集した金属層２２Ｘは、半導体基板２０Ｘのシリコンと混合して非晶質体２２が形成される。この非晶質体２２の形成に半導体基板２０Ｘのシリコンが用いられることから、半導体基板２０Ｘの溝部２０Ｘｄの形状が変化する。すなわち、断面が矩形状となっている溝部２０Ｘｄを構成する角部や平滑部がなくなる。そして凝集体である非晶質体２２の形状に沿った形状となる。
　ここで、加熱条件における温度は各金属の融点以上であり、より好ましくは、半導体基板２０Ｘを構成する元素と金属材料との共晶温度以上とする。例えば、本実施形態の場合には、５００℃以上の状態を３０分以上維持することにより、溝部２０Ｘｄに凝集させることができる。加熱時の雰囲気は、特に限定されず、大気、酸素、窒素、不活性ガス、および還元ガス等のいずれかを選択することができる。
　本実施形態のように、支持基板１０と、半導体基板２０Ｘとを、表面を活性化して結合させて真空中で接合すると、接合界面に一部空洞ができているものと推察される。特にこの例では溝部２０Ｘｄを設けていることから、接合表面の活性化による常温接合では、接合界面に空洞が生じていることとなる。そして、接合後に加熱することにより、金属が溶融し、空洞を埋めるように金属が移動し、所定の場所に凝集するものと考えられる。すなわち、本実施形態では、溝部２０Ｘｄを意図する位置に設けることにより、金属の凝集位置を制御している。
　上述のようにして、電気絶縁性を有する支持基板１０の上に、シリコン基板２０が貼り合わされている複合基板１を得ることができる。この複合基板１のシリコン基板２０は、半導体素子として機能する素子機能部が形成される複数の第１領域２０ｘと、この第１領域２０ｘの間に位置する第２領域２０ｙとを含む。この複合基板１の半導体基板２０では、この第２領域２０ｙに、シリコンと金属との非晶質体２２が設けられている。
　次に、図３（ｂ）に示すように、得られた複合基板１の上主面２０ａ側から素子機能部２３を形成する。この素子機能部２３は、任意の第１領域２０ｘに形成する。この素子機能部２３としては、種々の半導体素子構造が挙げられる。なお、図３（ａ）と、図３（ｂ）および（ｃ）とでは、図示している場所が異なっている。
　次に、図３（ｃ）に示すように、素子機能部２３が形成された複合基板１を分割して、電子部品２を製造する。この複合基板１を電子部品２に分割するのに際して、少なくとも１つの素子機能部２３が１つの電子部品２に含まれるようにする。言い換えると、１つの電子部品２に複数の第１領域２０ｘ、ひいては複数の素子機能部２３が含まれていてもよい。
　また、１つの電子部品２には、非晶質体２２および非晶質体２２を分割した分割非晶質体２２ａのうち、少なくとも１つが含まれるようにする。１つの電子部品２に非晶質体２２または分割非晶質体２２ａを含ませることによって、電子部品２として利用する際にも、支持チップ１００とシリコンチップ２００とを良好に密着させることができる。
　以上のようにして、素子機能部２３を有する電子部品２を製造することができる。
　なお、本発明は上記の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等差し支えない。
　例えば、シリコン基板２０では、非晶質体２２が第１領域２０ｘの周縁から主部２１の周縁にわたって形成されているが、このような形状に限られない。例えば、図４に示したシリコン基板２０Ａのように、非晶質体２２Ａが第１領域２０ｘの周縁までを囲む構成であってもよい。
　また、シリコン基板２０では、非晶質体２２が第１領域２０ｘを格子状に囲んでいるが、このような形状に限られない、例えば、図５に示したシリコン基板２０Ｂのように、第１領域２０ｘに沿って延びる一対の非晶質体２２Ｂであってもよい。また、図６に示したシリコン基板２０Ｃのように、第１領域２０ｘの４隅に設けられた非晶質体２２Ｃであってもよい。
　上述の製造方法では、金属層２２Ｘが凝集して非晶質体２２となっているが、金属層２２Ｘの一部を非晶質体２２とし、他の一部が金属層２２Ｘとして残っていてもよい。金属層２２Ｘとして残っている一部は、濃度が均一でなくてもよく、金属の濃度分布が生じていてもよい。
　＜複合基板の製造方法の変形例＞
　上述の製造方法では、図２（ｂ）に示すように、シリコン基板２０に溝部２０Ｘｄを形成し、この溝部２０Ｘｄに金属が凝集するように設定したが、溝部２０Ｘｄは設けなくてもよい。この場合には、図２（ｃ）で形成する金属層２２Ｘの膜厚（供給金属量に対応する）を調整することにより、供給金属量に応じた一定の間隔に凝集させることができる。また同様に、非晶質体２２の大きさも供給金属量に応じたものとなる。
　例えば、金属供給量を１×１０１６〔ａｔｏｍｓ／ｃｍ３〕とすると、非晶質体２２の間隔を１００〔ｎｍ〕程度とすることができる。
　このような金属供給量と非晶質体２２の間隔との関係から、非晶質体２２の間隔が１００〔ｎｍ〕未満となるような場合には、非晶質体２２の大きさも、電子部品２とした際の動作特性に悪影響を与えることを抑制できるようなものになるので好ましい。さらに、非晶質体２２の間隔を３００〔ｎｍ〕以上とすることにより、非晶質体２２の大きさをさらに小さくすることができ、電子部品２とした際の動作特性に悪影響を与えることをさらに抑制できるので好ましい。具体的には、非晶質体２２の厚み方向における大きさを、シリコン基板２０の厚みから半導体素子機能部２３を作る厚みを差し引いた大きさ未満に留めることが好ましい。
１，１Ａ～Ｃ・・・複合基板
２・・・電子部品
１０・・・支持基板
１０ａ・・・上面
２０，２０Ａ～Ｃ・・・半導体層
２０ａ・・・上主面
２０ｂ・・・下主面
２０ｃ・・・側面
２０ｘ・・・第１領域
２０ｙ・・・第２領域
２０Ｘ・・・半導体基板
２０Ｘｄ・・・溝部
２１，２１Ａ～Ｃ・・・主部
２２，２２Ａ～Ｃ・・・非晶質体
２２ａ・・・分割非晶質体
２２Ｘ・・・金属層
２３・・・素子機能部
 

Claims (13)

  1. 　電気絶縁性を有する支持基板と、前記支持基板に重ね合わされたシリコン基板とを有する複合基板であって、
    前記シリコン基板は、複数の第１領域と前記複数の第１領域の間に位置する第２領域とを有しており、前記第２領域の前記支持基板側の主面にシリコンと金属との非晶質体が存在している、複合基板。
  2. 　前記支持基板は、酸化アルミニウムを主成分とする単結晶である、請求項１に記載の複合基板。
  3. 　前記非晶質体は、前記複数の第１領域の周囲を囲んでいる、請求項１または２に記載の複合基板。
  4. 　前記非晶質体は、前記シリコン基板のうち前記支持基板側の主面を除く他の表面よりも内側に位置している、請求項１から３のいずれかに記載の複合基板。
  5. 　前記非晶質体は、前記シリコン基板の側面よりも内側に位置している、請求項１から３のいずれかに記載の複合基板。
  6. 　前記複数の第１領域のそれぞれは、互いに１００ｎｍ以上間隔を開けて配置されている、請求項１記載の複合基板。
  7. 　前記複数の第１領域のそれぞれは、互いに３００ｎｍ以上間隔を開けて配置されている、請求項１記載の複合基板。
  8. 　電気絶縁性を有する支持基板の上に、シリコン基板の主面を、金属層を介して貼り合わせる工程と、
    貼り合わせた前記支持基板および前記シリコン基板を加熱して、前記シリコン基板の前記支持基板側の主面に、シリコンおよび前記金属層を構成する金属を含む非晶質体を形成する工程と
    を含む複合基板の製造方法。
  9. 　シリコン基板の主面のうち、複数の第１領域の間に位置する第２領域に、窪み部を形成する工程と、
    前記シリコン基板の主面および電気絶縁性を有する支持基板の上の少なくとも一方に金属層を形成する工程と、
    前記支持基板の上に、前記シリコン基板の主面を、前記金属層を介して貼り合わせる工程と、
    貼り合わせた前記支持基板および前記シリコン基板を加熱して、前記金属層を前記窪み部に凝集させるとともに、前記シリコン基板の前記支持基板側の主面にシリコンおよび前記金属層を構成する金属を含む非晶質体を形成する工程と
    を含む複合基板の製造方法。
  10. 　請求項１に記載の複合基板の前記第１領域に半導体素子として機能する素子機能部を形成する工程と、
    少なくとも１つの前記素子機能部を含む領域ごとに前記複合基板を分割する工程と
    を含む電子部品の製造方法。
  11. 　前記複合基板を分割する工程は、前記複合基板を分割して形成される分割面において、前記第２領域が露出するように前記複合基板を分割する、請求項１０記載の電子部品の製造方法。
  12. 　電気絶縁性を有する支持チップ上に、シリコンチップが位置している電子部品において、
    前記シリコンチップは、半導体素子として機能する素子部が形成されている第１領域と前記第１領域を囲むように位置する第２領域とを有しており、前記第２領域の前記支持チップ側の主面にシリコンと金属からなる非晶質体が存在している、電子部品。
  13. 　前記シリコンチップの外周側面全域に、前記第２領域が位置している、請求項１２記載の電子部品。
     
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