CN102237325B - 填充用基材及使用了该基材的填充方法 - Google Patents
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Abstract
本发明提供一种填充时的熔融温度低、在凝固后可确保高熔点、并且作业操作性优异的填充用基材及使用了该基材的填充方法。填充用基材构成为将包含第1金属层和第2金属层的金属层设置在支撑基体的一面上而成的构造。第1金属层是由纳米金属粒子集合而成的,具有能够在比其熔点低的温度下熔融的膜厚。第2金属层是由其熔点比第1金属层的熔点低的金属粒子集合而成的。将填充用基材的一面侧重合到微细空间开口的基板的一面上。然后,对填充用基材进行加热并且加压,将金属层的熔融物填充到微细空间内。
Description
技术领域
本发明涉及用于在微细空间内填充金属或合金的导体的填充用基材及使用了该基材的填充方法。
背景技术
在各种规模的集成电路、各种半导体元件或者其芯片等电子设备中,作为实现三维电路配置的方法,提出了在电路基板上设置多个贯通电极再将该电路基板层叠的TSV(Through-Silicon-Via:硅通孔)技术。如果使用TSV技术,则可将大量的功能装入到小的占有面积中。并且,由于元件之间的重要的电路径显著变短,所以有助于处理的高速化。作为TSV技术中不可缺少的贯通电极形成技术,在日本特开2002-237468号公报、日本特开2002-368082号公报中公开了熔融金属填充法。
在采用上述熔融金属填充法对已经形成有半导体电路要素的半导体芯片或晶片形成贯通电极的情况下(后通孔(via last)),必须避免因熔融热导致的半导体电路要素的热劣化、晶片上附带的有机物的热劣化。为了避免该热劣化,作为构成贯通电极的金属材料,不得不使用具有约200℃以下的熔点的金属材料。
另一方面,为了实现三维电路配置,需要将多枚应用TSV技术而得到的晶片层叠,并且在300℃以上的气氛中进行接合。
然而,构成贯通电极的金属材料的熔点为200℃以下,但晶片的层叠接合时的热处理温度为约300℃以上,因此在晶片的接合工序中,贯通电极有可能熔融。
发明内容
本发明的课题在于提供一种填充时的熔融温度低、并且在凝固后可确保高熔点的填充用基材及使用了该基材的填充方法。
本发明的另一课题在于提供一种操作性优异的填充用基材及使用了该基材的填充方法。
为了解决上述课题,本发明的填充用基材包含支撑基体和金属层。上述金属层包含第1金属层和第2金属层,且被设置于上述支撑基体的一面上。上述第1金属层是由纳米金属粒子集合而成的,具有能够在比其熔点低的温度下熔融的膜厚。上述第2金属层是由其熔点比上述第1金属层的上述熔点低的金属粒子集合而成的。
已知大部分的金属粒子中,粒径越小,越能在比熔点低的温度下熔化。在本说明书中,将该微细化所产生的熔点降低的效果称为微细尺寸效果。将粒径置换成膜厚,也可以获得该微细尺寸效果。即,如果减小金属层的膜厚,则产生能够在比其熔点低的温度下熔化的微细尺寸效果。
本发明中,上述第1金属层是纳米金属粒子集合而成的,具有能够在比其熔点低的温度下熔融的膜厚。即,第1金属层的纳米金属粒子或膜厚处于产生微细尺寸效果的区域。因此,可获得微细尺寸效果所带来的熔点降低效果。
将金属层的粒径(膜厚)减小到原子的德布罗意波长(几nm~20nm)左右时,产生量子尺寸效果。通过量子尺寸效果,能够使作为高熔点金属材料的第1金属层在例如250℃以下、优选在200℃以下、进一步优选在180℃以下的温度下熔融。
本发明的填充用基材除了包含第1金属层21以外,还包含第2金属层。上述第2金属层由其熔点比上述第1金属层的上述熔点低的金属粒子集合而成。即,由低熔点金属材料构成。
为了使用本发明的填充用基材向设置于基板中的微细空间内填充金属并使其固化,将上述填充用基材的上述一面侧重合到上述微细空间开口的上述基板的一面上,接着对上述填充用基材进行加热并且加压,将上述金属层的熔融物填充到上述微细空间内。
在上述的加热、加压工序中,第1金属层虽然在材料上为高熔点,但通过微细尺寸效果或量子尺寸效果,在比其熔点低的温度下熔融,第2金属层受到该第1金属层的熔融热而熔融,被加压填充到微细空间内。
因此,能够在不会对已经形成的半导体电路要素、附带的有机物产生热劣化的低温下熔融,并填充到微细空间内。
并且,在凝固后,由于可以确保第1金属层所具有的高熔点所带来的耐热性,所以微细孔内的金属导体不会因晶片的层叠、接合时的热而发生熔接。
此外,本发明的填充用基材由于在支撑基体的至少一面上具有金属层,所以与仅由金属形成的金属片不同,可以获得支撑基体所带来的强度补强作用。因此,在向设置于基板中的微细空间内填充金属时,变得容易操作,作业性相应地变好。
进而,对于金属层,可以获得支撑基体所带来的强度补强作用,所以能够避免金属层的破损、损伤。
构成填充用基材的支撑基体在填充到微细空间内的金属的金属导体固化后剥离。因此,事后处理作业也非常简单。
优选在使金属层的熔融物流入到上述微细空间内之后,维持加压直至固化。由此,可以抑制由热收缩导致的填充金属导体的变形。
另外,本发明中,“金属”是指由单一金属元素形成的物质、以及它们的合金。合金包括固溶体、共晶及金属间化合物。
通过下面的详细说明和所附的以图解形式给出的附图可以更好地理解本发明,但其并不限定本发明。
附图说明
图1是表示本发明的填充用基材的一部分的截面图。
图2是表示本发明的填充方法的工序的图。
具体实施方式
参照图1,本发明的填充用基材在支撑基体1的至少一面上具有金属层2。支撑基体1是具有1~200μm左右的厚度的膜或片状,可以由玻璃或耐热性合成树脂膜构成。作为耐热性合成树脂膜,优选短期的耐热性为200℃以上、长期的耐热性为150℃以上的合成树脂膜。这种耐热性合成树脂膜已经在市场上销售。
金属层2包含第1金属层21和第2金属层22。第1金属层21及第2金属层22被层叠在支撑基体1的一面上。图示的金属层具有n多组(n=1、2、3…)的第1金属层21与第2金属层22的组合。这些第1金属层21及第2金属层22可以利用真空蒸镀、溅射、离子镀等薄膜形成技术直接形成于支撑基体1上。图中是在第1金属层21上层叠有第2金属层22的形态,但也可以相反。
第1金属层21是膜厚处于能够在比金属材料原本的熔点低的温度下熔融的区域、例如500nm以下、优选为200nm以下、更优选为100nm以下的区域的由纳米金属粒子集合而成的金属层。特别是纳米金属粒子的粒径为20nm以下时,可发挥量子尺寸效果,所以能够在从构成材料所具有的熔点大幅降低的较低温度下、例如250℃以下、优选为200℃以下、进一步优选为180℃以下熔融。第1金属层21的膜厚可以通过金属粒子的粒径来进行控制。
第1金属层21可以由含有选自过渡元素、Al、Zn或半导体配线导体用金属的组中的至少1种的材料构成。具体而言,过渡元素为Ag、Cu、Au、Pt、Ni、Pd、Ir、W、Mo、Ta、Hf、Ru、Rh、Sc、Zr、Os、Y、V、Fe、Co、Cr、Mn、Nb。此时,例如Ag的熔点为961.93℃,Cu的熔点为1083.4℃,Au的熔点为1064.43℃,Pt的熔点为1769℃,Ti的熔点为1660℃,Zn的熔点为419.58℃,Al的熔点为660.4℃,Ni的熔点为1453℃,W的熔点为3387℃,Mo的熔点为2623℃。由这样的高熔点金属材料构成的第1金属层21通过量子尺寸效果,能在例如250℃前后的温度、优选200℃以下的温度下熔融。
第2金属层22的熔点比第1金属层21的熔点低,通过第1金属层21的熔融热而熔融。因此,能够在第1金属层21熔融的同时,也使第2金属层22熔融。构成第2金属层22的金属材料的具体例子为选自Sn、In、Bi或Ga的组中的至少1种。Sn的熔点为232℃,In的熔点为156.61℃,Bi的熔点为271.3℃。从熔融性的观点出发,优选将第2金属层22的膜厚设定为1μm~300μm的范围。
进而,在将形成于微细空间中的金属导体与其他金属导体连接时,为了将有时形成于金属导体上的氧化膜还原、形成电阻低的接合,金属层2也可以包含贵金属层。贵金属层可以由选自Au、Ag、Pt、Pd、Rh、Ir、Ru或Os中的至少一种构成。这些元素中,优选包含选自Au、Pt或Pd中的至少一种。
接着,参照图2,对使用了图1所示的填充用基材的填充方法进行说明。首先,如图2(a)所示,在设置于真空腔的内部的支撑具4上设置作为处理对象的基板3。基板3具有沿着其厚度方向延伸的微细空间(纵孔)30。微细空间30必须在基板3的外表面开口,其开口形状、路径及数量等是任意的。不必是图示的贯通孔,也可以是非贯通孔。或者,也可以是不仅在图示的纵向、而且在与其正交的横向上延续的复杂形状。
基板3的代表例是半导体设备用晶片,但并不限定于此。本发明可以广泛地应用于需要向存在于基板3中的微细空间30内填充金属并使其固化的情况,例如可以广泛地应用于在其他电子设备、微型机械等中在内部形成微细的金属导体填充构造或功能部分的情况。
此外,基板3只要对熔融处理时所施加的热具有耐热性即可,金属、合金、金属氧化物、陶瓷、玻璃、塑料或它们的复合材、或者它们的层叠体均能没有区别地广泛使用。
基板3的物性、构造等根据作为对象的设备的种类而不同。例如在半导体设备的情况下,可以使用Si晶片、SiC晶片或SOI晶片等。在无源电子电路设备的情况下,有时采用电介质、磁性体或它们的复合体的形态。在MRAM(Magnetoresistive Random Access Memory:磁性随机存储器)、MEMS(Micro Electro Mechanical Systems:微机电系统)或光设备等的制造中,也可以使用具有符合其要求的物性及构造的晶片。在晶片中,微细空间30通常被称为贯通孔、非贯通孔(盲孔)或导通孔(via hole)。该微细空间30的孔径例如为60μm以下。晶片自身的厚度通常为几十μm。
接着,对真空腔实行抽真空,将真空腔的内压减压至例如真空度10-3Pa左右。不过,该真空度是一个例子,并不限定于此。
接着,如图2(b)所示,将图1所示的填充用基材5的一面侧、即具有金属层2的一侧重合到微细空间30开口的基板3的一面上。本发明的填充用基材由于在支撑基体1的至少一面上具有金属层2,所以与仅由金属形成的金属片不同,可以获得支撑基体1所带来的强度补强作用。因此,向设置于基板3中的微细空间30内填充金属时,变得容易操作,作业性相应变好。
接着,如图2(c)所示,对填充用基材5进行加热,并且进行加压F1,边使金属层2熔融边压入到微细空间30内。填充用基材5的加热、加压例如可以通过热压来实行。图2(a)~图2(c)为止的工序基本上在真空腔的内部的减压气氛内实行。由此,熔融金属4被真空吸入到微细空间30内,熔融金属201被填充到微细空间30的内部。
用于熔融的热处理温度例如设定为200~300℃的范围。本发明的填充用基材中,第1金属层21通过膜厚的微细尺寸效果或量子尺寸效果,可以在比热处理温度200~300℃低的温度下熔融。并且,第2金属层22受到该第1金属层21的熔融热而熔融,被加压填充到微细空间30内。因此,能够在不对已经形成的半导体电路要素、附带的有机物产生热劣化的情况下形成纵导体。
加压F1可以以使用机械冲压手段的冲压压力的形式来给予,也可以通过碾压来给予,还可以通过将真空腔内的气氛气压从减压状态增压来给予。
加压F1的大小可以考虑基板3的机械强度及微细空间30的纵横比等而定。作为一个例子,在基板3为硅晶片的情况下,加压F1优选在超过大气压且为2kgf/cm2以下的范围内设定。基板3的机械强度及微细空间30的纵横比较大时,可以施加更高的压力。
在增加真空腔的内部的气压的情况下,优选向真空腔内供给N2气等不活泼性气体,防止熔融金属材料的氧化,并增加其气压。
进而,也可以进行利用了超声波振动的填充、利用了磁力的填充。在超声波振动填充中,可以考虑对基板3给予超声波振动、或对冲压手段给予超声波振动。
接着,将微细空间30内的熔融金属201在加压F1的状态下进入到使其冷却固化的固化工序。由此,如图2(d)所示,可以获得金属导体(纵导体)202。在凝固后,可以确保由第1金属层21具有的高熔点所带来的耐热性,所以金属导体202不会因晶片的层叠、接合时的热而发生熔解。
加压F1基本上连续地施加至固化结束,但也可以在固化进行一定程度的阶段停止。加压冷却基本上是在室温下的慢慢冷却,但可以设定比室温低的温度条件,根据情况,也可以设定比室温高的温度条件。进而,也可以采取随着时间的经过连续地或阶段性地降低温度的冷却方法。
固化工序中的加压可以与流入工序中的加压工序独立地实行,也可以以连续的关系来实行。在以连续的关系来实行的情况下,两个加压工序被合并作为一个加压工序。其典型例子是将真空腔内的气压增压至超过大气压的程度的情况。
如图2(e)所示,构成填充用基材5的支撑基体1在获得在微细空间30内固化的金属导体202后剥离。
如图2(e)所示,在开口面上残留有金属薄膜203的情况下,可以采取将开口面上的金属薄膜203再熔融、并擦去再熔融的金属薄膜203的工序。
不过,由于该后工序是为了除去金属薄膜202、将基板3的一面平坦化而进行的,所以在无需平坦化的情况下,也可以省略。此外,也可以采用光刻法等细图案形成技术对金属薄膜203进行图案化。
另外,上述的各工序没有必要全部在真空腔内实行。固化工序、后工序也可以在真空腔的外部实行。
本发明的填充用基材及填充方法能广泛地应用于三维配置的电子设备及用于其的电路基板的实现。更具体而言,是系统LSI、存储器LSI、图像传感器或MEMS等。可以是包含模拟或数字电路、如DRAM那样的储存器电路、如CPU那样的逻辑电路等的电子设备,也可以是将模拟高频电路和低频低耗电的电路这样不同种类的电路通过各自的工艺制作、并将它们层叠而成的电子设备。更具体而言,可以包括传感器模块、光电模块、单极晶体管、MOS FET、CMOS FET、存储单元、或者它们的集成电路部件(IC)、或各种规格的LSI等凡是以电子电路作为功能要素的几乎所有的电子设备。
虽然已就本发明的优选实施方式进行了详细描述,但应该理解的是,在不脱离其精神、范围和发明启示的情况下,本领域技术人员可以作出各种变更。
Claims (5)
1.一种填充用基材,其包含支撑基体和金属层,
所述金属层包含第1金属层和第2金属层,并被设置于所述支撑基体的一面上,
所述第1金属层是由纳米金属粒子集合而成的,具有能够在比其熔点低的温度下熔融的膜厚,
所述第2金属层是由其熔点比所述第1金属层的所述熔点低的金属粒子集合而成的,
所述填充用基材具有多组所述第1金属层与所述第2金属层的组合。
2.根据权利要求1所述的填充用基材,其中,所述第1金属层的膜厚为20nm以下。
3.根据权利要求1或2所述的填充用基材,其中,所述第1金属层包含选自Ag、Cu、Au、Pt、Ni、Pd、Ir、W、Mo、Ta、Hf、Ru、Rh、Sc、Zr、Os、Y、V、Fe、Co、Cr、Mn、Nb、Al、Zn、或用于半导体的配线导体的金属的组中的至少1种,
所述第2金属层包含选自Ga、Sn、In、或Bi的组中的至少1种。
4.一种向设置于基板中的微细空间内填充金属并使其固化的方法,
该方法包括以下工序:
使用权利要求1~3中任一项所述的填充用基材,将所述填充用基材的所述一面侧重合到所述微细空间开口的所述基板的一面上,
对所述填充用基材进行加热并且加压,将所述金属层的熔融物填充到所述微细空间内。
5.根据权利要求4所述的方法,其中,将所述金属层的熔融物填充到所述微细空间内后,维持所述加压直至所述熔融物固化。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010098664A JP5250582B2 (ja) | 2010-04-22 | 2010-04-22 | 充填用基材及びそれを用いた充填方法 |
JP098664/2010 | 2010-04-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102237325A CN102237325A (zh) | 2011-11-09 |
CN102237325B true CN102237325B (zh) | 2015-05-20 |
Family
ID=44118373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110100437.9A Active CN102237325B (zh) | 2010-04-22 | 2011-04-21 | 填充用基材及使用了该基材的填充方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8377565B2 (zh) |
EP (1) | EP2381469A1 (zh) |
JP (1) | JP5250582B2 (zh) |
KR (1) | KR101660546B1 (zh) |
CN (1) | CN102237325B (zh) |
TW (1) | TWI463605B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101168719B1 (ko) * | 2011-07-12 | 2012-07-30 | 한국생산기술연구원 | 가압유닛이 구비된 웨이퍼 비아 솔더 필링장치 및 이를 이용한 웨이퍼 비아 솔더 필링방법 |
JP5687175B2 (ja) * | 2011-11-28 | 2015-03-18 | 有限会社 ナプラ | 微細空間内に機能部分を形成する方法 |
CN102569251B (zh) * | 2012-02-22 | 2014-07-02 | 华进半导体封装先导技术研发中心有限公司 | 三维封装用金属间化合物填充的垂直通孔互连结构及制备方法 |
JP5914076B2 (ja) * | 2012-03-21 | 2016-05-11 | 住友精密工業株式会社 | 充填用金属シート、充填用金属シートを用いた金属充填方法及び充填用金属シートの製造方法 |
JP5950648B2 (ja) * | 2012-03-23 | 2016-07-13 | 住友精密工業株式会社 | 金属充填装置、金属充填方法 |
JP5450780B1 (ja) * | 2012-12-21 | 2014-03-26 | 有限会社 ナプラ | 微細空間内に導体を形成する方法 |
US9305866B2 (en) | 2014-02-25 | 2016-04-05 | International Business Machines Corporation | Intermetallic compound filled vias |
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- 2011-04-21 TW TW100113830A patent/TWI463605B/zh not_active IP Right Cessation
- 2011-04-21 CN CN201110100437.9A patent/CN102237325B/zh active Active
- 2011-04-21 KR KR1020110037191A patent/KR101660546B1/ko active IP Right Grant
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CN102237325A (zh) | 2011-11-09 |
TWI463605B (zh) | 2014-12-01 |
US20110262762A1 (en) | 2011-10-27 |
JP5250582B2 (ja) | 2013-07-31 |
TW201203460A (en) | 2012-01-16 |
KR20110118093A (ko) | 2011-10-28 |
JP2011228571A (ja) | 2011-11-10 |
US8377565B2 (en) | 2013-02-19 |
EP2381469A1 (en) | 2011-10-26 |
KR101660546B1 (ko) | 2016-09-27 |
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Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1162745 Country of ref document: HK |
|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
REG | Reference to a national code |
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