JP2004510350A - 絶縁体上への緩和ＳｉＧｅ層の作製 - Google Patents

絶縁体上への緩和ＳｉＧｅ層の作製 Download PDF

Info

Publication number
JP2004510350A
JP2004510350A JP2002531480A JP2002531480A JP2004510350A JP 2004510350 A JP2004510350 A JP 2004510350A JP 2002531480 A JP2002531480 A JP 2002531480A JP 2002531480 A JP2002531480 A JP 2002531480A JP 2004510350 A JP2004510350 A JP 2004510350A
Authority
JP
Japan
Prior art keywords
layer
relaxed
strained
insulator
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002531480A
Other languages
English (en)
Other versions
JP4045187B2 (ja
Inventor
カナペリ、ドナルド
チュー、ジャック、オーン
デミック、クリストファー
ハン、リジュアン
オット、ジョン、アルバート
ウォン、ホンサム、フィリップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004510350A publication Critical patent/JP2004510350A/ja
Application granted granted Critical
Publication of JP4045187B2 publication Critical patent/JP4045187B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Abstract

【課題】緩和ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法を提供すること。
【解決手段】緩和ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法は、半導体基板上にエピタキシャルＳｉ１−ｙＧｅｙ層を成長させるステップと、選択されたＳｉ１−ｙＧｅｙ層内に水素を注入して水素リッチ欠陥層を形成するステップと、化学的機械的研磨によって表面を平滑化するステップと、熱処理によって２つの基板を貼り合わせるステップと、水素リッチ欠陥層で２つの基板を分離するステップとを含む。分離した基板の上面をＣＭＰで平滑化して、緩和Ｓｉ１−ｙＧｅｙ、ならびに組成に応じてひずみＳｉ１−ｙＧｅｙ、ひずみＳｉ、ひずみＳｉＣ、ひずみＧｅ、ひずみＧｅＣ、およびひずみＳｉ１−ｙＧｅｙＣをエピタキシャル付着させることができる。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁体上にＳｉＧｅ層を作製して、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）およびバイポーラ・トランジスタなどの高速デバイスの製作に有用な構造を形成する方法に関する。
【０００２】
【従来の技術】
ひずみＳｉ／ＳｉＧｅチャネルでの電子移動度は、バルクＳｉでの電子移動度より著しく高い。例えば、室温でのひずみＳｉの電子移動度測定値は、バルクＳｉの４００ｃｍ２／Ｖｓに対して、約３０００ｃｍ２／Ｖｓである。同様に、Ｇｅ濃度の高い（６０％〜８０％）ひずみＳｉＧｅの空孔移動度は８００ｃｍ２／Ｖｓに達しており、この値は、バルクＳｉの空孔移動度１５０ｃｍ２／Ｖｓの約５倍である。現在最高の技術水準のＳｉデバイスにおけるひずみ結晶材料の使用は、非常に高い性能、特に高い動作速度をもたらすことが期待されている。通常のＳｉデバイスが０．１ｍｍレジームまでスケールダウンし続け、ひずみの無い材料の基本的限界に近づいているので、ひずみＳｉ／ＳｉＧｅは特に重要である。
【０００３】
しかし、ＭＯＳＦＥＴおよびバイポーラ・トランジスタ用の下層の導電性基板や、この下層基板とＣＭＯＳの活性デバイス領域との相互作用は、高速デバイスの最高性能を制限する望ましくない性質である。この問題を解決するために、Ｓｉテクノロジーでは、通常、絶縁層を用いて活性デバイス領域を基板から分離した後、デバイス製作用にシリコン・オン・インシュレータ（ＳＯＩ）材料を作成してバルクＳｉ材料を置き換える。ＳＯＩウェーハを実現するために利用できる技術としては、注入酸素による分離（ＳＩＭＯＸ）、貼り合わせエッチバック・シリコン・オン・インシュレータ（ＢＥＳＯＩ）、米国特許第５，３７４，５６４号に記載の、Ｓｍａｒｔ−Ｃｕｔ（登録商標）プロセスとしても知られている注入水素による分離、または超薄ＳＯＩを作るために最後の２つのプロセスを組み合わせたもの、米国特許第５，８８２，９８７号、が含まれる。
【０００４】
高速用途に、ひずみＳｉ／ＳｉＧｅ層でＳｉを置き換える際には、絶縁体材料上にひずみＳｉ／ＳｉＧｅを製作するために、絶縁体基板またはウェーハ上にＳｉＧｅを設けることができる技術が必要である。米国特許第５，９０６，９５１号には、ウェーハを貼り合わせ、ＫＯＨ中で裏面をエッチングし、ｐ＋＋ドープＳｉＧｅのエッチストップを用いて、ＳＯＩ基板上にひずみＳｉ／ＳｉＧｅの層を形成する方法が記載されている。しかし、このエッチストップ層は、５×１０１９〜５×１０２０原子／ｃｍ３の範囲のホウ素で高濃度にドーピングされており、したがって、熱処理中にこのホウ素がひずみＳｉ／ＳｉＧｅ層からオートドーピングする可能性がある。さらに、ｐ＋＋層中のドーパントのばらつきのために、エッチングがｐ＋＋ＳｉＧｅエッチストップ層で均一に停止しないと、ひずみＳｉ／ＳｉＧｅ層が、望ましくないＫＯＨエッチングを受ける恐れもある。
【０００５】
ＳｉＧｅ・オン・インシュレータを作るために利用できる他の技術は、Ｔ．Ｍｉｚｕｎｏ等による刊行物”Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ ｏｎ ＳｉＧｅ−ｏｎ−ＩｎｓｕｌａｔｏｒＳｕｂｓｔｒａｔｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＳＩＭＯＸ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ９９−９３４， １９９９に報告されているように、ＳＩＭＯＸを経由するものである。しかし、格子不整合によって引き起こされた既存の欠陥に加えて、酸素注入が緩和ＳｉＧｅ層にさらに損傷を誘発し、その結果、成長したひずみＳｉ／ＳｉＧｅの品質を劣化させる恐れがあるので、この方法の用途には限界がある。さらに、酸素注入後、酸化物を形成するために必要な高温アニール（＞１１００℃）は、６００℃を超える温度でＧｅが拡散し凝集しやすいので、ひずみＳｉ／ＳｉＧｅ層に有害である。この作用は、Ｇｅ濃度が１０％を超えるとさらに著しくなる。さらに、この方法では、絶縁体は、Ａｌ２Ｏ３などの他の絶縁体と比べると熱伝導度が低いＳｉＯ２に限られている。
【０００６】
【発明が解決しようとする課題】
したがって、その上にひずみエピタキシャル層を成長させるのに適した構造を形成するための改良方法が必要である。
【０００７】
【課題を解決するための手段】
この必要性は、請求項１で請求した本発明によって満たされる。
【０００８】
本発明の好ましい実施形態に従って、絶縁体上の高品質ひずみＳｉ／ＳｉＧｅ層（ＳＧＯＩ）を成長させるのに適した基板を形成する方法を記述する。このアプローチは、第１半導体基板を選択するステップと、この第１半導体基板上にＳｉ１−ｘＧｅｘの第１エピタキシャル傾斜層を形成するステップと、第１傾斜層上に第２緩和Ｓｉ１−ｙＧｅｙ層を形成するステップと、緩和Ｓｉ１−ｙＧｅｙ層に水素を導入して高密度点欠陥およびミクロ・クラックを含む水素リッチ欠陥層を緩和Ｓｉ１−ｙＧｅｙ層内に作るステップと、緩和ＳｉＧｅエピタキシャル層の表面を平滑化するステップと、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、あるいは他の許容できるまたは適格な低ｋ絶縁体材料などの絶縁体の層を第２基板上に有し、かつ第２基板上に平坦化された主表面を有する第２基板を選択するステップと、第１基板の主表面を第２基板の主表面に貼り合わせるステップであって、アニーリングして絶縁体層をその間に有する接合基板対を形成するステップを含むステップと、この基板対に熱処理を施して水素リッチ欠陥層での分離を誘発するステップとを含み、この分離が行われることにより、第１基板を含む第１構造と、絶縁体上の緩和Ｓｉ１−ｙＧｅｙ層を有する第２基板を含む第２構造とが形成される。この実施形態は、前記第２基板上の緩和Ｓｉ１−ｙＧｅｙ層の上面を平滑化するステップをさらに含み、これにより、第２構造は、ＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴまたはバイポーラ・トランジスタ・デバイス用途に、ひずみＳｉ／ＳｉＧｅ層を引き続きエピタキシャル成長させるのに適している。
【０００９】
次に、本発明の実施形態を、例として、付随する図面を参照して説明する。
【００１０】
【発明の実施の形態】
図面は、表面の平坦化、ウェーハ貼り合わせとＨ誘導層分離、および転写技術を利用して、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）基板上に単結晶ひずみＳｉまたはひずみＳｉＧｅの薄層を製作するためのステップを示す。
【００１１】
次に図１を参照すると、基板１０ならびに複数の層２０，３０および４０を含む、本発明の一部の実施形態の横断面図を示す。基板１０は、その上にエピタキシャル層を形成するのに適したＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの単結晶材料とすることができる。基板１０の上面１２上にＳｉ１−ｘＧｅｘのエピタキシャル傾斜層を形成する。傾斜層２０の上面２２は、おおむね緩和しているかまたは完全に緩和している。緩和は、米国特許第５，６５９，１８７号に記載の修正フランクリード・メカニズム（ｍｏｄｉｆｉｅｄ Ｆｒａｎｋ−Ｒｅａｄ ｍｅｃｈａｎｉｓｍ）によることができ、この特許を参照により本明細書に組み込む。傾斜ＳｉＧｅ層２０の形成は、米国特許第５，６５９，１８７号記載のようにして形成することができる。層２０ならびに層３０（下記）は、米国特許第５，２９８，４５２号記載のようにして、ＵＨＶ　ＣＶＤプロセスで形成することができ、この特許を参照により本明細書に組み込む。層２０では、Ｇｅの濃度ｘは、ゼロから０．２〜０．５の範囲の値とすることができる。層２０の厚みは、約３，０００オングストローム〜１０００ｎｍの範囲である。
【００１２】
エピタキシャル層３０は、おおむねまたは完全に緩和したＳｉ１−ｙＧｅｙからなり、層２０の上面２２上に形成されている。層３０の厚みは、２００ｎｍ〜１０００ｎｍの範囲である。層３０のＧｅ含有量ｙは、層３０が緩和されるか、または実質的にひずみがなくなるように、層２０の上面２２の結晶格子定数に一致するように選ばれる。層３０のＧｅ濃度ｙは、上面２２のｘの値に等しいか、またはほぼ等しい値とすることができる。このｙ値は、約０．２〜約０．５の範囲とすることができる。緩和層３０の上に、封止層４０を形成することができる。封止層４０は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＵＨＶ　ＣＶＤまたはスピンオン技術で付着することができる。封止材料は、例えば、Ｓｉ、ＳｉＯ２、ポリＳｉ、Ｓｉ３Ｎ４、低ｋ誘電体材料、例えば、ダイヤモンド・ライク・カーボン（ＤＬＣ）、フッ素化ダイヤモンド・ライク・カーボン（ＦＤＬＣ）、Ｓｉ、Ｃ、Ｏ、およびＨのポリマー、または上記材料の任意の２つ以上の組み合わせとすることができる。Ｓｉ、Ｃ、Ｏ、およびＨのポリマーの一例は、米国特許出願第０９／１０７５６７号に記載のＳｉＣＯＨであり、この特許を参照により本明細書に組み込む。層４０を形成する温度は、９００℃未満とすることができる。封止層の厚みは、約５ｎｍ〜約５００ｎｍの範囲である。封止層４０は、層３０の上面３２を保護する役割、または分離層を設ける役割を果たす。
【００１３】
図２は、ＳｉＧｅエピタキシャル層２０および３０ならびに封止層４０を有する図１の基板１０を示す。層４０および３０は、水素イオン５０を注入するためにイオン・ボンバードメント（ｉｏｎ ｂｏｍｂａｒｄｍｅｎｔ）を受ける。水素イオン５０はＨ＋またはＨ２ ＋とすることができるが、Ｈ２ ＋が好ましい。Ｈ２ ＋は、注入量が３×１０１６〜１×１０１７イオン／ｃｍ２の範囲において、エネルギーが約３０ＫｅＶ〜約２００ＫｅＶの範囲で注入することができる。水素注入の結果、Ｈリッチ層７０が形成される。層７０は水素含有ＳｉＧｅ点欠陥および平面状ミクロ・クラックを含み、おおむねＳｉＧｅの結晶面にある。水素イオン５０のエネルギーは、表面３２の下方で層３０内の最高注入量が、表面３２の下方１００ｎｍ〜１０００ｎｍの範囲に配置されるように選ぶ。水素リッチＳｉＧｅ層７０は、水素の最高注入量位置に形成されるはずである。
【００１４】
水素注入のステップの後、第２基板８０を層４０に貼り合わせる。ウェーハ貼り合わせの前に、層４０の表面４２を化学的機械的研磨（ＣＭＰ）プロセスで研磨して、自乗平均平方根（ＲＭＳ）が０．３ｎｍ〜１ｎｍの範囲の平坦な表面とする。表面４２は、水素イオン５０の注入ステップの前またはその後に研磨することができる。基板８０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣなどの半導体；サファイア、ガラスまたはセラミックスなどの絶縁体；または金属とすることができ、かつ上面９０を有する。この上面９０を上記のように研磨して、ＲＭＳが約０．３ｎｍ〜約１ｎｍの範囲の平滑な上面９０を形成することができる。表面粗度またはＲＭＳは、２０×２０ミクロンの面積にわたって、原子間力顕微鏡（ＡＦＭ）を用いて測定することによって求めることができる。
【００１５】
図２に示す層４０の上面４２を裏返して、基板８０の表面９０と接触させる。２つの表面４２と９０を、ウェーハ貼り合わせの手法で合わせる。表面４２と９０を層７０の状態に影響を及ぼさないように初めに貼り合わせる。表面４２と９０を、温度約２０℃〜約５００℃の範囲で、約２時間〜約５０時間の範囲の時間をかけてアニールすることによって貼り合わせる間も、層７０は、物理的に損傷を受けない状態が維持されるべきである。
【００１６】
次いで、層４０の表面４２と基板８０の表面９０との間の物理的接着を乱さないように、温度２００℃〜６００℃の範囲でアニールすることによって、層３０を層７０で分離する。層３０は層７０で分離されて、緩和Ｓｉ１−ｙＧｅｙ層７４（層３０の上部）の新しい上面７５を形成し、図４に示す分離後の構造８２となる。同様に、緩和Ｓｉ１−ｙＧｅｙ層７２（層３０の下部）の表面７３が形成され、図４に示す構造８１となる。層７４、層４０および基板８０がＳＧＯＩを形成し、これが図４に示す構造８２である。層７４の厚みまたは深さは、層７４の表面７５が層３０と層２０の界面から離れ、したがって含まれる転位欠陥がずっと少なくなるように、イオン・ボンバードメント・エネルギーによって制御される。下方に封止層４０を有するＳｉ１−ｙＧｅｙ層７４の表面７５の表面粗度は、自乗平均平方根（ＲＭＳ）が約３ｎｍ〜約１５ｎｍの範囲である。次いで、表面７５を化学的機械的研磨（ＣＭＰ）プロセスで平滑化する。化学的機械的研磨（ＣＭＰ）プロセスは、特定の用途のためにＳｉＧｅを薄くするためにも必要である。例えば、ＶＬＳＩ用途には、ＳｉＧｅを約３０ｎｍ〜約２００ｎｍの範囲の厚みまで薄くする。ＣＭＰ後の表面７５の表面粗度は、ＲＭＳ約０．３〜約１ｎｍの範囲である。
【００１７】
化学的機械的研磨（ＣＭＰ）によってＳｉ１−ｙＧｅｙ層７４の表面７５を平滑化するプロセスの一例は、スラリー、押し付け力１ｐｓｉ（０．０７ｋｇ／ｃｍ２）、テーブル速度５０ｒｐｍ、キャリヤ速度３０〜６０ｒｐｍ、および裏面空気圧０．５ｐｓｉ（０．０３５ｋｇ／ｃｍ２）を用いる。研磨用スラリーは、Ｃａｂｏｔ Ｃｏｒｐｏｒａｔｉｏｎ、Ａｕｒｏｒａ、Ｉｌｌｉｎｏｉｓから市販されているＳＣ１１２とすることができる。スラリーの流量は、１４０ミリリットル／分とする。研磨用スラリーのｐＨは、約９．５〜約１１．０とする。固形分（シリカ含有またはシリカのみ）の重量％は、約５％〜約３０％の範囲（ＳＣ１１２より広い範囲）とすることができ、シリカ粒子サイズは、約１２〜約２００ナノメートルの範囲（ＳＣ１１２より広い範囲）とすることができる。ＣＭＰは、円回転研磨プラテンと回転ウェーハ・キャリヤを備えるＷｅｓｔｅｃｈ３７２研磨機で行うことができる。
【００１８】
研磨パッド・システムは、２パッド積重ねシステムとすることができる。トップ・パッドは製品Ｎｏ．ＩＣ１０００、サプパッドは製品Ｎｏ．Ｓｕｂａ　ＩＶとすることができる。両パッドともＲｏｄｅｌ Ｃｏｒｐｏｒａｔｉｏｎ， Ｎｅｗａｒｋ、Ｄｅｌａｗａｒｅから市販されている。トップ・パッドは、研磨前３００秒間、固定研磨剤（ダイアモンドなど）を用いて初めに調整する。次いで、このパッドは、各ウェーハを平滑化する前に２５秒間調整する。
【００１９】
ＣＭＰプロセス工程の後、ブラシ洗浄工程を行う。ブラシ洗浄は、ＣＭＰからの残存研磨剤粒子をウェーハ表面から取り除くのに効果的である。ブラシ洗浄工程は、１段階のブラシ洗浄を含む、通常の両面ローラー・ブラシ・クリーナーを用いて行った。ローラー・ブラシ洗浄工程の長さは９９秒であった。
【００２０】
Ｓｉ１−ｙＧｅｙ層７４の表面７５を１００〜３００ｎｍ取り除いた後、エピタキシャル成長Ｓｉ１−ｙＧｅｙ層（ただし、ｙは０．１５、すなわちＧｅ１５％）の粗度（ＲＭＳ）を、自乗平均平方根（ＲＭＳ）で５〜６ｎｍから０．５〜０．８ｎｍに低下させた。これは、エピタキシャル成長を行うのに許容できるまたは適格である。層７４の表面７５を平滑化し、そこにエピタキシャル成長を行える状態にして、ＵＨＶ　ＣＶＤによってその上にＳｉまたはＳｉＧｅを成長させることができる。成長ＳｉＧｅおよび層７４の既存ＳｉＧｅの組成に応じて、組成の差で決まる格子不整合によって、ひずみＳｉまたはＳｉＧｅが形成される。
【００２１】
エピタキシャル成長のためにＳｉＧｅを平滑化または平坦化することは、バルク・シリコン上のエピキシャル成長用途において、米国特許第６，１０７，６５３号に示されている。米国特許第６，１０７，６５３号では、傾斜ＳｉＧｅ層の上面の化学的機械的研磨（ＣＭＰ）を行って、ＳｉＧｅ層の緩和中に発生した転位によって作られた粗さが取り除かれた。表面の平坦化は、表面の粗面化と溝形成の進行が転位ブロッキングに至るのを阻止することを目的としていた。平坦化は、傾斜ＳｉＧｅ層のその後の成長中の貫通転位密度の上昇を阻止した。
【００２２】
ＲＭＳ１ｎｍ未満に表面粗さを低下させるための、ＳｉＧｅやその他材料のＣＭＰのさらなる説明については、２０００年９月２９日の同一日付に出願されたＤ． Ｆ． Ｃａｎａｐｅｒｉによる「Ａ Ｍｅｔｈｏｄ ｏｆ Ｗａｆｅｒ Ｓｍｏｏｔｈｉｎｇ ｆｏｒ Ｂｏｎｄｉｎｇ ＵｓｉｎｇＣｈｅｍｏ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ （ＣＭＰ）」という名称の米国特許出願第０９／６７５８４１号を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。
【００２３】
高速ＳＭＯＳデバイス用にひずみＳｉ／ＳｉＧｅを形成することの説明については、米国特許第５，５３４，７１３号、および米国特許出願第０９／２６７３２３を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。また、ＰＣＴ出願第ＵＳ００／０６２５８号を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。
【００２４】
代替の実施形態において、図５に示す構造８２’は、基板８０を含み、基板８０と層４０の間に絶縁体層８３を有する。絶縁体層８３は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＵＨＶ　ＣＶＤ、熱酸化またはスピンオン技術で付着または形成される。絶縁体層８３は、ＳｉＯ２、Ｓｉ３Ｏ４、Ａｌ２Ｏ３、または他の許容できるまたは適格な低ｋ誘電体材料、例えば、ダイヤモンド・ライク・カーボン（ＤＬＣ）、フッ素化ダイヤモンド・ライク・カーボン（ＦＤＬＣ）、ＳｉＣＯＨなどのＳｉ、Ｃ、Ｏ、およびＨのポリマー、または上記材料の任意の２つ以上の組み合わせからなる群から選択される材料を含むことができる。付着温度は９００℃未満である。
【００２５】
絶縁体層８３は上面８４を有しており、この面を表面９０の代わりにまたはそれに加えて研磨して、層４０の上面４２に貼り合わせることができる。分離後は層７４となる緩和Ｓｉ１−ｙＧｅｙ層３０の上に絶縁体層４０が存在しない場合は、絶縁体層８３は、層７４の上面３２に直接貼り合わせることができる。絶縁体層８３を絶縁体層４０に貼り合わせるための張り合わせ工程は、温度が約２０℃〜約５００℃の範囲および処理時間が約２時間〜約５０時間の範囲のアニーリングを含む。絶縁体層８３を緩和Ｓｉ１−ｙＧｅｙ層３０に貼り合わせるための貼り合わせ工程は、温度が約２０℃〜約５００℃の範囲および処理時間が約２時間〜約５０時間の範囲のアニーリングを含む。
【００２６】
他の実施形態では、構造８２”は、絶縁体層８３と共にまたはこれの代わりに形成された中間層８６を含む。図６は、図５に示した層８３の代わりの層８６を示す。層８６は、層４０の表面４２に貼り合わされた上面８７を有する。中間層８６は、Ｇｅまたは低融点を有するかまたはシリコンと反応してシリサイドを形成するタングステン（Ｗ）またはコバルト（Ｃｏ）などの金属であり、約１００℃〜約８００℃の範囲のアニール温度で高接着力を得ることができる。アニールは、炉アニールまたは瞬時熱アニール（ＲＴＡ）とすることができる。中間層８６の選択に応じて、貼り合わせ界面は、ＳｉＧｅ層７４とＧｅまたは金属の間、あるいは封止層４０とＧｅまたは金属の間とすることができる。
【００２７】
図７は、構造８２’’’の横断面図を示す。構造８２’’’では、図４に示す構造８２の層７４の上面７５上に、エピタキシャル層９４および９８が形成されている。層９４は約３０ｎｍ〜約５００ｎｍの範囲の緩和エピタキシャルＳｉ１−ｙＧｅｙ薄膜とすることができ、層９８は約１００オングストロ−ム〜約３００オングストロームの範囲のひずみＳｉ薄膜とすることができる。ひずみＳｉ層９８に、ＣＭＯＳまたはＭＯＤＦＥＴ用の電界効果トランジスタを形成することができる。Ｓｉのひずみは引張りであり、空孔および電子の移動度は引張りひずみによって上昇する。
【００２８】
図８は、図４に示す構造８１’の横断面図を示し、上面７３’は、緩和Ｓｉ１−ｙＧｅｙ表面を設けるために、化学的機械的研磨（ＣＭＰ）ののち平滑化する。この緩和Ｓｉ１−ｙＧｅｙ表面は、層７２’の厚みを図１に示す初めの層３０の厚みに戻すか、または他の選んだ厚みにするための、追加のＳｉ１−ｙＧｅｙをエピタキシャル付着するのに適している。追加の層４０を層７２’（図示せず）の表面７３’の上に形成して、図２〜４に示す一連の工程を新たに開始するための図１に示す実施形態を提供することが可能である。あるいは、図８に示す実施形態を用いて、図２〜４に示す一連の工程を新たに開始することが可能である。
【００２９】
尚、図面中では、類似の要素または構成要素は、類似のおよび対応する参照番号で参照される。
【００３０】
平坦化、洗浄、貼り合わせ、および水素の注入による層分離を用いて、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法を記述しかつ図示したが、当分野の技術者なら本発明の広い範囲から逸脱することなく修正や変更が可能なことは明らかであり、本発明は、本明細書に頭記した特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１】
封止層で覆われた傾斜Ｓｉ１−ｘＧｅｘのエピタキシャル層とＳｉ１−ｙＧｅｙの緩和層を有する第１半導体基板の横断面図である。
【図２】
水素のイオン・ボンバードメントにさらされて、緩和Ｓｉ１−ｙＧｅｙ層内にＨリッチ欠陥層が形成された、図１に示す第１半導体基板の横断面図である。
【図３】
絶縁体層を間にして第２基板に貼り合わせた、図２に示す第１半導体基板の横断面図である。
【図４】
熱処理中に緩和Ｓｉ１−ｙＧｅｙ層内のＨリッチ欠陥層で分離し、緩和Ｓｉ１−ｙＧｅｙの薄層または緩和Ｓｉ１−ｙＧｅｙおよび絶縁体層を含む複数の層が、第１半導体基板から図３に示す第２基板へ移動したことを示す横断面図である。
【図５】
化学的機械的研磨（ＣＭＰ）ののち緩和Ｓｉ１−ｙＧｅｙを平滑化した表面を有する、本発明の第１代替実施形態の横断面図である。
【図６】
化学的機械的研磨（ＣＭＰ）ののち緩和Ｓｉ１−ｙＧｅｙを平滑化した表面を有する、本発明の第２代替実施形態の横断面図である。
【図７】
任意選択の緩和Ｓｉ１−ｙＧｅｙの薄層を間に挟んだ、図５に示す実施形態の上面に成長したひずみＳｉ／ＳｉＧｅの薄層の横断面図である。
【図８】
化学的機械的研磨（ＣＭＰ）ののち第１基板に残った、緩和Ｓｉ１−ｙＧｅｙの平滑化表面の横断面図である。

Claims (5)

  1. 絶縁体上に緩和ＳｉＧｅ層を作製する方法であって、
    第１単結晶半導体基板上に傾斜Ｓｉ１−ｘＧｅｘエピタキシャル層を形成するステップと、
    前記傾斜Ｓｉ１−ｘＧｅｘ層の上に緩和Ｓｉ１−ｙＧｅｙエピタキシャル層を形成するステップと、
    水素ボンバードメントによって前記緩和Ｓｉ１−ｙＧｅｙ層に水素リッチ欠陥層を形成するステップと、
    前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップと、
    前記水素リッチ欠陥層で前記緩和Ｓｉ１−ｙＧｅｙ層を分離して、前記第１基板、前記傾斜Ｓｉ１−ｘＧｅｘ層および緩和Ｓｉ１−ｙＧｅｙ層を含む第１構造と、その表面上に緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体を含む第２構造とを形成するステップとを含む方法。
  2. 前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップが、
    その上に絶縁体層を有する第２基板を選択するステップと、
    前記第１基板上の前記緩和Ｓｉ１−ｙＧｅｙエピタキシャル層の表面を、前記第２基板上の前記絶縁体層の表面に貼り合わせるステップとを含み、
    これにより、前記第２構造が、前記第２基板とその表面上に前記緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体とを含む、請求項１に記載の方法。
  3. 前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップが、
    その上に絶縁体層を形成するステップを含む、請求項１に記載の方法であって、
    前記方法が、第２基板を選択するステップと、
    前記第２基板を前記絶縁体層に貼り合わせるステップとをさらに含み、
    これにより、前記第２構造が、前記第２基板とその表面上に前記緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体とを含む、請求項１に記載の方法。
  4. 前記第２構造の前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に、エピタキシャル層を成長させるステップをさらに含む、請求項１ないし３のいずれかに記載の方法。
  5. 前記エピタキシャル層がひずみ層である、請求項４に記載の方法。
JP2002531480A 2000-09-29 2001-09-27 絶縁体上への緩和ＳｉＧｅ層の作製 Expired - Fee Related JP4045187B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/675,840 US6524935B1 (en) 2000-09-29 2000-09-29 Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
PCT/GB2001/004321 WO2002027783A1 (en) 2000-09-29 2001-09-27 PREPARATION OF A RELAXED SiGe LAYER ON AN INSULATOR

Publications (2)

Publication Number Publication Date
JP2004510350A true JP2004510350A (ja) 2004-04-02
JP4045187B2 JP4045187B2 (ja) 2008-02-13

Family

ID=24712163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002531480A Expired - Fee Related JP4045187B2 (ja) 2000-09-29 2001-09-27 絶縁体上への緩和ＳｉＧｅ層の作製

Country Status (11)

Country Link
US (1) US6524935B1 (ja)
EP (1) EP1320883B1 (ja)
JP (1) JP4045187B2 (ja)
KR (1) KR100532338B1 (ja)
CN (1) CN1215550C (ja)
AT (1) ATE464654T1 (ja)
AU (1) AU2001292024A1 (ja)
DE (1) DE60141843D1 (ja)
MY (1) MY126089A (ja)
TW (1) TW512487B (ja)
WO (1) WO2002027783A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101568A (ja) * 2003-09-19 2005-04-14 Sharp Corp 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法
JP2006501637A (ja) * 2002-07-09 2006-01-12 アドバンスト テクノロジー マテリアルズ，インコーポレイテッド シリコン−ゲルマニウム合金及びシリコン−カーボン合金を用いるヘテロ接合電界効果トランジスタ
JP2006054465A (ja) * 2004-08-12 2006-02-23 Internatl Business Mach Corp <Ibm> ウェハ接合によって製造される半導体−誘電体−半導体デバイス構造体
JP2007515789A (ja) * 2003-12-10 2007-06-14 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料の中から選択された材料製の層から形成された多層ウェハの表面処理
JP2008505482A (ja) * 2004-06-29 2008-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン・ゲルマニウム・バッファで絶縁体上に歪みＳｉ／ＳｉＧｅを形成する方法
JP2009503810A (ja) * 2005-07-06 2009-01-29 インターナショナル レクティファイアー コーポレイション 第ｉｉｉ族窒化物エンハンスメント型デバイス
JP2009290228A (ja) * 2003-09-26 2009-12-10 Soi Tec Silicon On Insulator Technologies エピタキシャル成長のための基板の作成方法
JP2011139089A (ja) * 2011-03-03 2011-07-14 Shin-Etsu Chemical Co Ltd 半導体基板の製造方法
JP2011530179A (ja) * 2008-08-06 2011-12-15 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 歪み層の弛緩及び転写
WO2012115269A1 (ja) * 2011-02-25 2012-08-30 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法
JP2019521509A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1016129B2 (en) * 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
JP2003158075A (ja) * 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) * 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US6933518B2 (en) 2001-09-24 2005-08-23 Amberwave Systems Corporation RF circuits including transistors having strained material layers
JP2003205336A (ja) * 2002-01-08 2003-07-22 Tori Techno:Kk 高力ステンレスボルト及びその製造法
US6649492B2 (en) 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
FR2836159B1 (fr) * 2002-02-15 2004-05-07 Centre Nat Rech Scient Procede de formation de couche de carbure de silicium ou de nitrure d'element iii sur un substrat adapte
AU2003222003A1 (en) * 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7615829B2 (en) * 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2003105206A1 (en) * 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
EP1588415B1 (en) * 2003-01-07 2012-11-28 Soitec Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US6995427B2 (en) 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP3878997B2 (ja) * 2003-02-20 2007-02-07 国立大学法人名古屋大学 細線構造の作製方法、多層膜構造体、及び多層膜中間構造体
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
FR2851848B1 (fr) * 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
KR100728173B1 (ko) * 2003-03-07 2007-06-13 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
TWI294670B (en) 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
FR2858460B1 (fr) * 2003-07-30 2005-10-14 Soitec Silicon On Insulator Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US6852652B1 (en) * 2003-09-29 2005-02-08 Sharp Laboratories Of America, Inc. Method of making relaxed silicon-germanium on glass via layer transfer
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
JP4700324B2 (ja) * 2003-12-25 2011-06-15 シルトロニック・ジャパン株式会社 半導体基板の製造方法
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
US20060124961A1 (en) * 2003-12-26 2006-06-15 Canon Kabushiki Kaisha Semiconductor substrate, manufacturing method thereof, and semiconductor device
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7064037B2 (en) * 2004-01-12 2006-06-20 Chartered Semiconductor Manufacturing Ltd. Silicon-germanium virtual substrate and method of fabricating the same
KR100925310B1 (ko) * 2004-01-16 2009-11-04 인터내셔널 비지네스 머신즈 코포레이션 고 완화율 및 저 적층 결함 밀도를 갖는 박막 ｓｇｏｉ웨이퍼를 형성하는 방법
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
JP3884439B2 (ja) * 2004-03-02 2007-02-21 株式会社東芝 半導体装置
FR2870043B1 (fr) * 2004-05-07 2006-11-24 Commissariat Energie Atomique Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille
WO2005120775A1 (en) * 2004-06-08 2005-12-22 S.O.I. Tec Silicon On Insulator Technologies Planarization of a heteroepitaxial layer
US7279400B2 (en) * 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
DE102004054564B4 (de) * 2004-11-11 2008-11-27 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7470573B2 (en) * 2005-02-18 2008-12-30 Sharp Laboratories Of America, Inc. Method of making CMOS devices on strained silicon on glass
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
WO2007025062A2 (en) * 2005-08-25 2007-03-01 Wakonda Technologies, Inc. Photovoltaic template
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
KR100741923B1 (ko) * 2005-10-12 2007-07-23 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
EP1777735A3 (fr) * 2005-10-18 2009-08-19 S.O.I.Tec Silicon on Insulator Technologies Procédé de recyclage d'une plaquette donneuse épitaxiée
FR2892733B1 (fr) * 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
US20070277874A1 (en) * 2006-05-31 2007-12-06 David Francis Dawson-Elli Thin film photovoltaic structure
KR100765024B1 (ko) * 2006-06-21 2007-10-09 닛산 지도우샤 가부시키가이샤 반도체 장치의 제조 방법
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US7442599B2 (en) * 2006-09-15 2008-10-28 Sharp Laboratories Of America, Inc. Silicon/germanium superlattice thermal sensor
KR100880106B1 (ko) * 2006-12-29 2009-01-21 주식회사 실트론 ＳｉＧｅ 희생층을 이용하여 표면 거칠기를 개선한 ＳＯＩ웨이퍼의 제조 방법
FR2912549B1 (fr) * 2007-02-08 2009-06-05 Commissariat Energie Atomique Procede de preparation d'une couche de germanium a partir d'un substrat silicium-germanium-sur-isolant
US7897480B2 (en) * 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
US7769135B2 (en) 2007-10-18 2010-08-03 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration X-ray diffraction wafer mapping method for rhombohedral super-hetero-epitaxy
FR2928775B1 (fr) * 2008-03-11 2011-12-09 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semiconducteur sur isolant
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
DE102008059044B4 (de) * 2008-11-26 2013-08-22 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe mit einer verspannt-relaxierten Si1-xGex-Schicht
US8187901B2 (en) 2009-12-07 2012-05-29 Micron Technology, Inc. Epitaxial formation support structures and associated methods
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
US9614026B2 (en) 2013-03-13 2017-04-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High mobility transport layer structures for rhombohedral Si/Ge/SiGe devices
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US9922941B1 (en) 2016-09-21 2018-03-20 International Business Machines Corporation Thin low defect relaxed silicon germanium layers on bulk silicon substrates
FR3061803B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
FR3061802B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1016129B2 (en) * 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
DE19859429A1 (de) * 1998-12-22 2000-06-29 Daimler Chrysler Ag Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006501637A (ja) * 2002-07-09 2006-01-12 アドバンスト テクノロジー マテリアルズ，インコーポレイテッド シリコン−ゲルマニウム合金及びシリコン−カーボン合金を用いるヘテロ接合電界効果トランジスタ
JP4674844B2 (ja) * 2003-09-19 2011-04-20 シャープ株式会社 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法
JP2005101568A (ja) * 2003-09-19 2005-04-14 Sharp Corp 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法
JP2009290228A (ja) * 2003-09-26 2009-12-10 Soi Tec Silicon On Insulator Technologies エピタキシャル成長のための基板の作成方法
JP4733201B2 (ja) * 2003-09-26 2011-07-27 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ エピタキシャル成長のための基板の作成方法
JP4879749B2 (ja) * 2003-12-10 2012-02-22 ソワテク 半導体材料の中から選択された材料製の層から形成された多層ウェハの表面処理
JP2007515789A (ja) * 2003-12-10 2007-06-14 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料の中から選択された材料製の層から形成された多層ウェハの表面処理
JP2008505482A (ja) * 2004-06-29 2008-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン・ゲルマニウム・バッファで絶縁体上に歪みＳｉ／ＳｉＧｅを形成する方法
JP2006054465A (ja) * 2004-08-12 2006-02-23 Internatl Business Mach Corp <Ibm> ウェハ接合によって製造される半導体−誘電体−半導体デバイス構造体
JP2009503810A (ja) * 2005-07-06 2009-01-29 インターナショナル レクティファイアー コーポレイション 第ｉｉｉ族窒化物エンハンスメント型デバイス
JP2011530179A (ja) * 2008-08-06 2011-12-15 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 歪み層の弛緩及び転写
WO2012115269A1 (ja) * 2011-02-25 2012-08-30 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法
JP5460871B2 (ja) * 2011-02-25 2014-04-02 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法
US9245942B2 (en) 2011-02-25 2016-01-26 Kyocera Corporation Composite substrate, electronic component, and method of manufacturing composite substrate and electronic component
JP2011139089A (ja) * 2011-03-03 2011-07-14 Shin-Etsu Chemical Co Ltd 半導体基板の製造方法
JP2019521509A (ja) * 2016-05-17 2019-07-25 ソワテク 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法

Also Published As

Publication number Publication date
CN1489786A (zh) 2004-04-14
KR100532338B1 (ko) 2005-11-29
US6524935B1 (en) 2003-02-25
AU2001292024A1 (en) 2002-04-08
TW512487B (en) 2002-12-01
JP4045187B2 (ja) 2008-02-13
EP1320883A1 (en) 2003-06-25
MY126089A (en) 2006-09-29
ATE464654T1 (de) 2010-04-15
EP1320883B1 (en) 2010-04-14
CN1215550C (zh) 2005-08-17
KR20030033078A (ko) 2003-04-26
WO2002027783A1 (en) 2002-04-04
DE60141843D1 (de) 2010-05-27

Similar Documents

Publication Publication Date Title
JP4045187B2 (ja) 絶縁体上への緩和ＳｉＧｅ層の作製
US7786468B2 (en) Layer transfer of low defect SiGe using an etch-back process
US6475072B1 (en) Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
US8026534B2 (en) III-V semiconductor device structures
US7445977B2 (en) Method of creating defect free high Ge content (&gt; 25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US6927147B2 (en) Coplanar integration of lattice-mismatched semiconductor with silicon via wafer bonding virtual substrates
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
JP2010016390A (ja) グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
JP2002164520A (ja) 半導体ウェーハの製造方法
JP4613656B2 (ja) 半導体ウエーハの製造方法
WO2004102668A1 (ja) Ｓｏｉウェーハおよびその製造方法
WO2007035398A2 (en) Control of strain in device layers by selective relaxation and prevention of relaxation
Hennessy Germanium on insulator fabrication technology

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061205

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20061222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20061222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070529

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20070619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070824

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071119

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101122

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101122

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111122

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111122

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131122

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees