KR100741923B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 채널 영역의 하부에 절연막을 형성함으로써 MOSFET 동작시 채널 감소에 따른 문제점을 해결함과 동시에 소자의 크기를 줄이면서 누설전류를 해결하여 접합 붕괴전압을 줄여 동작전원이 고전압에서도 MOSFET 동작이 가능하도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 실리콘(Si) 기판 위에 차례로 형성되는 제 1 실리콘층(SiGe), 제 2 실리콘층(Si)과, 상기 제 1 실리콘(SiGe)층 및 제 2 실리콘층(Si) 사이의 중앙 부분에 형성되는 절연막과, 상기 절연막 상부의 제 2 실리콘층(Si) 상에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 절연막 측벽과, 상기 게이트 전극 양측의 상기 제 2 실리콘층(Si)에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
스트레인드 실리콘, MOSFET, 게르마늄(Ge), 실리콘, 에피택셜

Description

반도체 소자 및 그 제조방법{semiconductor device and method for manufacturing the same}
도 1은 종래의 반도체 소자에 스트레인드 실리콘을 적용하여 전자 이동도가 증대되는 현상을 설명하기 위한 그래프
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면도
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
101 : 실리콘(Si) 기판 102 : 제 1 실리콘층(SiGe)
103 : 제 1 절연막 104 : 감광막
105 : 트렌치 106 : 제 2 절연막
107 : 제 2 실리콘층(Si) 108 : 소자 격리막
109 : 게이트 절연막 110 : 게이트 전극
111 : LDD 영역 112 : 절연막 측벽
113 : 소오스/드레인 불순물 영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 소자의 크기를 줄임과 동시에 누설전류를 방지하도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
현재까지, 반도체 산업은 꾸준히 성장하여 기술적/산업적으로 양적 및 질적인 향상을 이루어 왔다. 그 핵심 기술은 반도체 트랜지스터의 소형화 및 집적화 기술이다. 반도체 트랜지스터의 소형화 및 집적화 기술은 반도체 소자를 구성하는 구조물들의 소형화에 의해 달성된다.
한편, 반도체 소자가 소형화됨에 따라 단위 칩 내에 더 많은 소자를 집적할 수 있으며, 소자를 통과하는 전자의 통과 시간을 줄임으로써 소자의 처리 속도를 향상시킬 수 있다.
또한, 반도체 소자 내에서 이동하는 전자의 양을 감소시켜 소자의 소비 전력을 절감할 수 있다.
반도체 소자의 고직접화, 고속화, 저전력화는 곧 반도체의 성능 향상을 의미하는 것이다. 과거 1971년 최소 선폭이 10㎛정도인 트랜지스터에서, 1997년에는 최소 선폭이 0.25㎛ 정도인 트랜지스터, 2003년에는 최소 선폭이 90㎚ 정도인 트랜지스터 시대까지 기대할 수 있게 되었다.
반도체 전자 소자의 소형화 기술은 지난 30년 동안 그 크기에 있어서 약 50배정도, 그 집적도에 있어서는 약 10,000배정도, 그리고 칩의 속도에 있어서는 약 1,000 배 정도의 향상을 이룩할 수 있었다.
현재, 약 90nm의 선폭을 갖는 트랜지스터에 대한 연구가 진행 중에 있으며 나아가 약 65nm 정도의 선폭을 갖는 트랜지스터에 대한 연구도 진행되고 있다.
종래의 0.13㎛의 반도체 제조 공정에서는 200㎜의 웨이퍼에 70㎚ 정도의 폭을 갖는 게이트를 형성하였다. 그러나, 90nm의 반도체 제조 공정으로 넘어가면서 300㎜의 웨이퍼에 50㎚ 정도의 선폭을 갖는 게이트를 형성할 수 있다.
더욱이, 65nm의 반도체 제조 공정에서는 300㎜이상의 웨이퍼에 35㎚정도의 선폭을 갖는 게이트를 형성할 수 있을 것으로 예상되고 있다.
상기 90nm의 반도체 제조 공정에서는 종래의 0.13㎛ 반도체 공정에 비하여 많은 개선을 이룰 수 있다. 1.2㎚ 게이트 산화막, 50㎚의 게이트 및 변형 실리콘 기술 등이 기반이 되어 고속 및 저 전력의 트랜지스터를 만들 수 있을 뿐 아니라 300㎜의 웨이퍼를 이용할 수 있기 때문에 제조 단가를 낮출 수 있다. 향후 이러한 경향은 계속되어 반도체 기술의 발전은 무한할 것으로 예측되고 있다.
그러나, 반도체 기술의 비약적인 발전에도 불구하고, 칩을 구성하는 기본 소자인 트랜지스터 구조는 일관되게 MOSFET(Metal Oxide Silicon Field Effect Transistor) 구조를 유지하고 있다.
즉, 전자를 고전적 입자로 취급하여 표류 확산(drift diffusion)에 의한 운동 방정식으로 기술되는 기본 동작 원리는 반도체 소자가 50배 이상 계속 축소하여 왔음에도 불구하고 변하지 않고 있다. 즉, MOSFET 기술은 소자의 축소화 기술에 기본적인 기반이라고 볼 수 있다.
상기 MOSFET 기술은 최소 선폭 0.1㎛ 세대까지는 무난히 연장될 것으로 전망 되고 있다. 그러나, 0.1㎛ 이하의 나노급 MOSFET 기술에 있어서는 극복하여야할 많은 제조 공정 기술의 장애가 있다.
한편, 실리콘(Si) 기판 위에 게르마늄(Ge) 단편을 올려놓고 고온을 가하는 공정을 통하여 실리콘(Si) 위의 게르마늄(Ge)을 성장시키고 그 위에 Si를 접합하여 또 한 번의 열 공정을 거치면 격자의 크기가 게르마늄(Ge)과 동일한 격자의 크기를 가지는 스트레인드 실리콘(Strained Si)을 성장하는 기술이 개발되고 있다.
이러한 스트레인드 실리콘(Strained Si)을 사용한 반도체 소자의 크기는 점점 줄어드는데 반해 전자와 홀의 전자 이동도도 같이 줄어들어 전자와 홀의 이동도를 높이고자 스트레인드 실리콘(Strained Si) MOSFET이 있었다.
이 기술은 실리콘(Si) 위에 게르마늄(Ge)을 성장시켜 실리콘(Si) 원자와 원자 사이를 게르마늄(Ge)의 원자간격 만큼 늘고 그 위에 실리콘(Si)을 성장시켜 스크레인드 실리콘(Strained Si)을 만들어 기존의 실리콘(Si) 격자의 간격보다 훨씬 넓어진 격자구조를 가지는 스트레인드 실리콘(Strained Si) MOSFET을 만들었다.
도 1은 종래의 반도체 소자에 스트레인드 실리콘을 적용하여 전자 이동도가 증대되는 현상을 설명하기 위한 그래프이다.
도 1에 있어서, 세로축은 전자의 유효 이동도(effective mobility)를 의미하고, 가로축은 수직 유효 영역(vertical effective field)을 의미한다.
도 1을 참조하면, 일반적인 실리콘 반도체를 이용한 경우(10), 15% 정도의 실리콘-게르마늄(SiGe)을 이용하여 실리콘(Si)을 변형한 경우(15), 20% 정도의 실리콘-게르마늄(SiGe)을 이용하여 실리콘(Si)을 변형한 경우(16)가 도시되어 있다.
일반적으로, 반도체 소자는 500~600K(V/Cm)영역에서 사용된다. 이 때, 일반 실리콘 반도체(10)는 약 270(㎠/V°s )의 전자 이동 수치를 나타낸다.
이에 비하여, 15% 정도의 실리콘-게르마늄(SiGe)을 이용하여 실리콘(Si)을 변형한 경우(15)에는 약 450(㎠/V°s )의 전자 이동 수치를 나타내고, 20% 정도의 실리콘-게르마늄(SiGe)을 이용하여 실리콘을 변형한 경우(15)에는 480(㎠/V°s )의 전자 이동 수치를 나타낸다.
도 1에 도시한 바에 따르면, 약 17% 정도의 게르마늄(Ge) 원자 농도를 가진 실리콘-게르마늄(SiGe) 에피층을 사용해 활성 실리콘 층 상에 변형(strain)을 도입하면 전자 이동도를 70% 이상으로 개선할 수 있다.
그러나, 종래 기술에 의한 스트레인드 실리콘을 이용한 반도체 소자는 전자와 홀의 이동도를 높여 반도체 소자의 퍼포먼스(performance)를 높였지만 반도체 소자가 나노(Nano)급으로 떨어짐으로 인하여 발생되는 누설전류(leakage current)로 인한 DIBL(Drain Induced Barrier Lowing)과 누설전류 증가로 인한 접합 붕괴전압(Junction Breakdown Voltage)은 줄일 수 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 채널 영역의 하부에 절연막을 형성함으로써 MOSFET 동작시 채널 감소에 따른 문제점을 해결함과 동시에 소자의 크기를 줄이면서 누설전류를 해결하여 접합 붕괴전압을 줄여 동작전원이 고전압에서도 MOSFET 동작이 가능하도록 한 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 실리콘(Si) 기판 위에 차례로 형성되는 제 1 실리콘층(SiGe), 제 2 실리콘층(Si)과, 상기 제 1 실리콘층(SiGe) 및 제 2 실리콘층(Si) 사이의 중앙 부분에 형성되는 절연막과, 상기 절연막 상부의 제 2 실리콘층(Si) 상에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 절연막 측벽과, 상기 게이트 전극 양측의 상기 제 2 실리콘층(Si)에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 실리콘(Si) 기판 위에 제 1 실리콘층(SiGe)을 형성하는 단계와, 상기 제 1 실리콘층(SiGe)의 표면내에 소정깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치의 내부에 절연막을 매립하는 단계와, 상기 절연막을 포함한 제 1 실리콘층(SiGe)상에 제 2 실리콘층(Si)을 형성하는 단계와, 상기 절연막 상부의 제 2 실리콘층상(Si)에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 제 2 실리콘층(Si)에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 및 절연막 측벽 양측의 제 2 실리콘층(Si)에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 소자 격리 영역과 액티브 영역으로 정의된 실리콘(Si) 기판(101)과, 상기 실리콘 기판(101)의 소자 격리 영역에 형성되는 소자 격리막(108)과, 상기 실리콘(Si) 기판(101) 위에 차례로 형성되는 제 1 실리콘층(SiGe)(102), 제 2 실리콘층(Si)(107)과, 상기 제 1 실리콘층(SiGe)(102) 및 제 2 실리콘층(Si)(107) 사이의 액티브 영역 중앙 부분에 형성되는 제 2 절연막(106)과, 상기 제 2 절연막(106) 상부의 제 2 실리콘층(Si)(107)에 게이트 절연막(109)을 개재하여 형성되는 게이트 전극(110)과, 상기 게이트 전극(110)의 양측면에 형성되는 절연막 측벽(112)과, 상기 절연막 측벽(112) 히측의 상기 제 2 실리콘층(Si)(107)에 형성되는 LDD 영역(111) 및 소오스/드레인 불순물 영역(113)을 포함하여 구성되어 있다.
여기서, 상기 제 2 절연막(106)은 상기 제 1 실리콘층(SiGe)(102)의 표면내에 소정깊이로 형성된 트렌치에 매립되어 형성되어 있다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 실리콘(Si) 기판(101)에 게르마늄(Ge) 단편을 성장시키고, 상기 게르마늄(Ge) 단편 상에 게르마늄(Ge) 층을 고온과 고압의 상태에서 에피택셜(epitaxial growth) 공정을 통해 성장시키어 제 1 실리콘층(SiGe)(102)을 형성한다. 여기서 게르마늄(Ge) 단편은 실리콘(Si) 기판(101) 상에 형성되는 얇은 반도체 막으로 실리콘(Si) 기판(101) 상에 제 1 격자 상수를 가지는 실리콘(Si) 보다 격자 상수가 큰 제 2 격자 상수를 가진다.
이어, 상기 제 1 실리콘층(SiGe)(102) 상에 산화막 또는 질화막 등의 제 1 절연막(103)을 형성하고, 상기 제 1 절연막(103)상에 감광막(104)을 도포한 후, 노광 및 현상 공정을 통해 상기 감광막(104)을 선택적으로 패터닝한다.
한편, 본 발명에서 상기 제 1 절연막(103)을 형성하고 있지만, 반드시 형성할 필요는 없고 상기 제 1 실리콘층(SiGe)(102) 상에 감광막(104)을 바로 도포한 후 패터닝할 수도 있다.
도 3b에 도시한 바와 같이, 상기 패터닝된 감광막(104)을 마스크로 이용하여 상기 제 1 절연막(103) 및 제 1 실리콘층(SiGe)(102)을 선택적으로 제거하여 상기 제 1 실리콘층(SiGe)(102)에 소정깊이를 갖는 트렌치(105)를 형성한다.
도 3c에 도시한 바와 같이, 상기 감광막(104) 및 제 1 절연막(103)을 제거하고, 상기 트렌치(105)를 포함한 실리콘(Si) 기판(101)의 전면에 제 2 절연막(106)을 형성한다.
도 3d에 도시한 바와 같이, 상기 트렌치(105)의 하부에 형성된 제 2 절연막(106)의 표면이 노출할 때까지 상기 제 2 절연막(106) 및 제 1 실리콘층(SiGe)(102)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시한다.
도 3e에 도시한 바와 같이, 상기 실리콘(Si) 기판(101)에 에피택셜(epitaxial growth) 공정을 통해 성장시켜 상기 제 1 실리콘층(SiGe)(102) 및 잔류하는 제 2 절연막(106)상에 제 2 실리콘층(Si)(107)을 형성한다.
제 2 실리콘층(Si)(107)은 에피택셜(epitaxial growth) 공정을 통해 성장됨으로, 실리콘(Si) 기판(101) 상에 형성된 제 1 실리콘층(SiGe)(102)의 격자 상수와 동일한 격자 상수를 가진다.
도 3f에 도시한 바와 같이, 상기 제 2 실리콘층(Si)(107)이 형성된 실리콘(Si) 기판(101)에 포토 및 식각 공정을 선택적으로 실시하여 상기 제 2 실리콘층(Si)(107) 및 제 1 실리콘층(SiGe)(102) 그리고 실리콘(Si) 기판(101)을 선택적으로 제거하여 트렌치를 형성하고, 상기 트렌치 내부에 절연막을 매립하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(108)을 형성한다.
이어, 상기 제 2 실리콘층(Si)(107)을 포함한 실리콘(Si) 기판(101)의 전면에 게이트 절연막(109) 및 게이트 전극용 폴리 실리콘층을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 절연막(109)을 선택적으로 제거하여 상기 제 2 실리콘층(Si)(107)의 소정부분에 게이트 전극(110)을 형성한다.
이어, 상기 게이트 전극(110)을 마스크로 이용하여 상기 실리콘(Si) 기판(101)에 저농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(110) 양측의 제 2 실리콘층(Si)(107)에 LDD(Lightly Doped Drain) 영역(111)을 형성한다.
그리고 상기 게이트 전극(110)을 포함한 실리콘(Si) 기판(101)의 전면에 절연막을 증착하고, 전면에 에치백 공정을 실시하여 상기 게이트 전극(110)의 양측면에 절연막 측벽(112)을 형성한다.
이어, 상기 게이트 전극(110) 및 절연막 측벽(112)을 마스크로 이용하여 상기 실리콘(Si) 기판(101)의 전면에 고농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(110) 양측의 제 2 실리콘층(Si)(107)에 소오스/드레인 불순물 영역(113)을 형성한다.
한편, 상기 게이트 전극(110)을 마스크로 이용하여 소정각도를 주면서 할로 이온을 주입할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 나노(Nano)이하 급의 반도체 소자에서 발생되어지는 전자 및 홀의 이동도(mobility)를 개선하는 것뿐만 아니라 소오스/드레인 불순물 영역의 사이 즉 채널 영역 하부에 절연막을 형성함으로써 스트레인드 실리콘(Strained Si) MOSFET의 단점인 누설전류(Leakage Current)와 그로 인한 DIBL(Drain Induced Barrier Lowing)과 누설전류 증가로 인한 접합 붕괴전압(Junction Breakdown Voltage)을 줄일 수 있으며 이러한 현상을 극복함으로써 ULSI 시대와 SOI 시대에서의 소자의 누설전류에 의한 데이터 보유능력 특성과 소자의 열화를 방지할 수 있다.

Claims (6)

  1. 실리콘 기판 위에 차례로 형성되는 제 1, 제 2 실리콘층과,
    상기 제 1 실리콘층 및 제 2 실리콘층 사이의 중앙 부분에 형성되는 절연막과,
    상기 절연막 상부의 제 2 실리콘층위에 게이트 절연막을 개재하여 형성되는 게이트 전극과,
    상기 게이트 전극의 양측면에 형성되는 절연막 측벽과,
    상기 게이트 전극 양측의 상기 제 2 실리콘층에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 절연막은 상기 제 1 실리콘층의 표면내에 소정깊이로 형성된 트렌치에 매립되어 형성됨을 특징으로 하는 반도체 소자.
  3. 실리콘 기판 위에 제 1 실리콘층을 형성하는 단계;
    상기 제 1 실리콘층의 표면내에 소정깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 내부에 절연막을 매립하는 단계;
    상기 절연막을 포함한 제 1 실리콘층 상에 제 2 실리콘층을 형성하는 단계;
    상기 절연막 상부의 제 2 실리콘층 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 제 2 실리콘층에 LDD 영역을 형성하는 단계;
    상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계;
    상기 게이트 전극 및 절연막 측벽 양측의 제 2 실리콘층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 제 1, 제 2 실리콘층은 상기 실리콘 기판에 게르마늄 단편을 에피택셜 성장하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서, 상기 절연막은 상기 트렌치를 포함한 실리콘 기판의 전면에 절연막을 형성하고, 상기 트렌치 하부의 절연막만 남도록 상기 절연막 및 제 1 실리콘층의 전면에 평탄화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서, 상기 게이트 전극을 마스크로 이용하여 상기 제 2 실리콘층에 할로 이온을 주입하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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