JP2019521509A - 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法 - Google Patents

Abstract

本発明は、歪みセミコンダクタ・オン・インシュレータ基板の製造方法であって、（ａ）単結晶半導体層（１３）を備えるドナー基板（１）を準備することと、（ｂ）歪み単結晶半導体材料の表面層（２０）を備える受容基板（２）を準備することと、（ｃ）前記受容基板（２）へ前記ドナー基板（１）を結合し、その境界面には誘電体層（１１，２２）が存在することと、（ｄ）前記ドナー基板（１）から前記受容基板（２）へ前記単結晶半導体層（１３）を転写することと、（ｅ）前記転写された単結晶半導体層（１３）、前記誘電体層（１１，２２）および前記歪み半導体材料層（２０）から形成されたスタックから一部を切断し、前記切断操作により、前記歪み半導体材料中の歪みが緩和され、かつ前記歪みの少なくとも一部が前記転写された単結晶半導体層へ適用されることを含み、前記方法は、前記工程（ｂ）が更に、受容基板（２）の歪み半導体材料層（２０）上における、緩和されたまたは少なくとも部分的に緩和された、前記ドナー基板（１）の単結晶半導体層（１３）と同一の単結晶材料（２３）からなる誘電加熱接着層（２２）または結合層の形成を含んでなり、前記工程（ｃ）においてドナー基板および受容基板の間の結合境界面には前記結合層（２２，２３）が存在することを特徴とする方法に関する。

Description

本発明は、歪みセミコンダクタ・オン・インシュレータ基板の製造方法および該基板に関する。

デジタル用途、特に２２ｎｍノードを超える技術的ノードのために、電荷担体移動度が改善された材料が求められている。

これらの材料の中で、ＦＤＳＯＩ（完全空乏型シリコン・オン・インシュレータの頭字語）基板は、埋込み電気絶縁層上の非常に薄い（即ち、典型的には５０ｎｍ未満の薄さの）シリコン層を特徴とし、該シリコン層は、潜在的に、ＣＭＯＳトランジスタのチャネルを形成するために使用される。

歪みシリコン・オン・インシュレータ（ｓＳＯＩ）は、シリコン層における電荷担体の移動を向上させることができる解決法として認識され、その良好な性能が実証されている。

様々な製造方法が知られている。

米国特許出願公開第２０１４／０２２５１６０号明細書は、具体的には、受容層の表面上に位置するシリコン−ゲルマニウム層中に存在する歪みの少なくとも一部を、ＳＯＩの埋込み絶縁層を形成することを意図した誘電層を介して、前記受容基板に結合された初めから緩和されたシリコン層へ転写することができるようにする方法を開示している。この歪みの転写は、スタックの一部が少なくとも歪みシリコン−ゲルマニウム層を超えて受容基板まで伸びるトレンチにより切断される場合に生じる。したがって、シリコン−ゲルマニウム層の圧縮歪みの緩和は、少なくとも部分的に、シリコン層の引張歪みの形態で転写される。

この原理に基づいて、ｓＳＯＩ基板を、以下の工程に従って製造することができる。
シリコン酸化物層１１により被覆された単結晶シリコン層１０を備えたドナー基板１を準備し（図１Ａを参照）、
前記ドナー基板１へイオン種を注入して、転写されるシリコン層１３を画定できるようにする脆化領域１２を形成し（図１Ｂを参照）、
圧縮歪み下でシリコン−ゲルマニウムの表面層２０を備えた受容基板２を準備し（図１Ｃを参照）、
ｓＳＯＩ基板の埋込み絶縁層を形成することを目的として、前記シリコン酸化物層１１、および前記歪みシリコン−ゲルマニウム層２０が前記結合境界面に存在するように、前記受容基板２に前記ドナー基板１を結合し、（図１Ｄを参照）、
前記脆化領域に沿って、前記ドナー基板を脱離することにより、前記単結晶シリコン層１３を前記受容基板２へ転写し（図１Ｅを参照）、
歪みシリコン−ゲルマニウム層２０、埋込み酸化物層１１、および転写された半導体層１３からなるスタック部分の周りに、前記歪みシリコンゲルマニウム層２０を超えて前記受容基板２へ伸びるトレンチＴを形成する（図１Ｆを参照）。前記切断操作により、前記シリコン−ゲルマニウムの少なくとも部分的な緩和と、前記部分における前記転写シリコン層への前記歪みの少なくとも一部の転写とがもたらされ、したがって、ｓＳＯＩにより示される歪みセミコンダクタ・オン・インシュレータ基板が形成されるようになる。

２２ｎｍを超える技術的ノード用途のためには、埋込み誘電体層の厚さは２５ｎｍ以下とすべきである。

そのような薄い誘電体層については、ｓＳＯＩ基板の最終欠陥は結合条件に重度に依存しており、特に結合境界面に存在する材料に依存している。

しかしながら、半導体分野で従来使用されている表面準備処理をシリコン−ゲルマニウム層へ適用しても、ｓＳＯＩ基板の相当な程度の欠陥が依然として観察される。

米国特許出願公開第２０１４／０２２５１６０号明細書

本発明の一つの目的は、受容層へのドナー基板の結合条件に関連する前記基板の欠陥を低減させることが可能な、歪みセミコンダクタ・オン・インシュレータ基板の製造方法を設計することである。

本発明によれば、以下の歪みセミコンダクタ・オン・インシュレータ基板の製造方法が提案される。即ち、前記方法は、
（ａ）単結晶半導体層を備えるドナー基板を準備することと、
（ｂ）歪み単結晶半導体材料の表面層を備える受容基板を準備することと、
（ｃ）前記受容基板へ前記ドナー基板を結合し、その境界面には誘電体層が存在することと、
（ｄ）前記ドナー基板から前記受容基板へ前記単結晶半導体層を転写することと、
（ｅ）前記転写された単結晶半導体層、前記誘電体層および前記歪み半導体材料層から形成されたスタックから一部を切断し、前記切断操作により、前記歪み半導体材料中の歪みが緩和され、かつ前記歪みの少なくとも一部が前記転写された単結晶半導体層へ適用されること、
を含み、
工程（ｂ）が更に、受容基板の歪み半導体材料層上における、緩和されたまたは少なくとも部分的に緩和された、ドナー基板の単結晶半導体層と同一の単結晶材料からなる誘電加熱接着層または結合層の形成を含んでなり、工程（ｃ）において、ドナー基板および受容基板の間の結合境界面には前記結合層が存在する、ことを特徴とする。

本明細書は、当該層の主表面に平行な面における歪みに関する。

受容基板上に形成された結合層によって、材料が結合境界面で接触させられる最終欠陥の観点から最適な結合品質を提供できるようになる。

他の有利な特徴によると、必要に応じて、以下を単独でまたは組み合わせて採用する。
一実施形態によると、結合層は、受容基板の歪み半導体材料層上の誘電体材料の蒸着により形成され、
ドナー基板は、単結晶半導体層上の第一の誘電体層を備え、前記第一の誘電体層および結合層は共に、歪みセミコンダクタ・オン・インシュレータ基板の埋込み電気絶縁層を形成し、
結合層は、半導体材料の酸化物または窒化物を含んでなり、
結合層の厚さは、１〜３０ｎｍであり、
別の実施形態によれば、結合層は、歪み半導体材料層への、ドナー基板の単結晶半導体層と同一の半導体材料のエピタキシーにより形成され、
前記結合層の厚さは、１〜２０ｎｍであり、
結合層と、ドナー基板の単結晶半導体層はシリコン製であり、
歪み半導体材料層は、シリコン−ゲルマニウム製であり、
歪み半導体層は、シリコンキャリア基板へのエピタキシーにより形成され、
工程（ｄ）の完了時に、転写された単結晶半導体層と歪み半導体材料層との間に含まれる誘電体層の厚さは、５０ｎｍ以下、好ましくは２５ｎｍ以下であり、
工程（ａ）は、イオン種をドナー基板へ注入して単結晶半導体層を画定する脆化領域を形成する操作を含み、かつ前記工程（ｄ）は前記脆化領域に沿ってドナー基板を脱離することを含み、
工程（ｄ）は、転写された単結晶半導体層まで結合表面と反対側の面上のドナー基板を薄肉化する操作を含み、
方法は、工程（ｅ）の前に、転写された単結晶半導体層の薄肉化および／または平滑化工程を更に含み、
スタックの前記部分の切断操作は、歪み半導体材料層を超えて受容基板まで伸びるトレンチアイソレーションにより行われる。

本発明の別の目的は、上記のような方法により得られる歪みセミコンダクタ・オン・インシュレータ基板に関する。

前記基板は、連続して、歪み単結晶半導体層、電気絶縁層、歪み半導体層と同一の材料の少なくとも部分的に緩和した層、および歪み半導体層の材料とは異なる半導体材料の緩和した層を備える。

有利には、電気絶縁層の厚さは、５０ｎｍ以下であり、好ましくは２５ｎｍ以下であり、歪み半導体層と同一の材料の少なくとも部分的に緩和した層の厚さは、１〜２０ｎｍである。

本発明の他の特徴および利点は、添付の図面を参照して、以下の発明の詳細な説明から明らかになる。

図１Ａ〜１Ｆは、非常に高い欠陥をもたらす歪みシリコン・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図２Ａ〜２Ｇは、本発明の第一の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図３Ａ〜３Ｇは、本発明の第二の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図４Ａ〜４Ｇは、本発明の第三の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図をより理解できるようにするために、様々な層は寸法通りには示されていない。

少なくとも一つの単結晶半導体層を備えるドナー基板を準備する。当該基板は、バルク半導体基板または、複合基板、すなわち基板表面上に配列された単結晶半導体層を備える異なる材料の少なくとも二つの層から構成される基板であってよい。

単結晶半導体層の材料は、具体的には、シリコン、ゲルマニウム、またはシリコン−ゲルマニウムであってもよい。

方法のこの段階で、前記単結晶半導体層は、緩和状態である。

一実施形態によると、単結晶半導体層は、誘電体層により被覆されている。前記誘電体層は、具体的には、半導体材料の酸化物または窒化物の層であってもよい。

例えば、単結晶層がシリコン層である場合、誘電体層はシリコン酸化物（ＳｉＯ_２）層であってもよい。

前記誘電体層は、歪みセミコンダクタ・オン・インシュレータ基板の全部または一部を形成する。

あるいは、単結晶半導体層はそのような誘電体層では被覆されておらず、該単結晶半導体層はドナー基板の表面を構成する誘導体層を備えない表面である。

歪み半導体材料の表面層を備える受容基板も準備する。前記層は、歪み層の材料の格子パラメータとは異なる格子パラメータを有するキャリア基板上にエピタキシーにより形成することができる。

この層における歪みは、用いられる材料および歪みセミコンダクタ・オン・インシュレータを供することが望ましい歪みの性質に基づき、圧縮または伸長とすることができる。

例えば、歪み半導体材料層は、シリコンベース基板上にエピタキシーにより形成されるシリコン−ゲルマニウム層であってもよい。前記層のゲルマニウム含有量は、典型的には、２０〜４０％のオーダーであるが、これらの値に限定されるものではなく、前記層の厚さにしたがって選択することができる。この場合、シリコン−ゲルマニウム層の歪みは圧縮である。

歪みセミコンダクタ・オン・インシュレータ基板の形成のために、ドナー基板の単結晶半導体層は受容基板へ転写され、この転写は、受容基板へのドナー基板の結合操作を含み、ドナー基板の単結晶半導体層および歪み半導体材料層が、結合境界側に位置している。

結合層は、受容基板の歪み半導体材料層上に予め形成され、当該結合層によって、最終的な欠陥の意味で適切な結合品質を提供する材料が、結合境界で接触できるようにする。

一実施形態によると、前記結合層は誘電体層である。

ドナー基板の単結晶半導体層も誘電体層（第一の誘電体層という）により被覆されている場合、結合境界面は、前記第一の誘電体層および結合層（第二の誘電体層という）から構成される。前記第一および第二の誘電体層は、したがって、共に最終ｓＳＯＩの埋込み絶縁層を形成する。

ドナー基板の単結晶半導体層が誘電層によって被覆されていない場合、結合境界面は、前記単結晶半導体層および結合層から構成される。その場合、最終ｓＳＯＩの埋込み絶縁層を形成するのは結合層のみである。

有利には、結合層は半導体材料の酸化物または窒化物を含んでなる。

前記結合層は、受容基板の歪み半導体材料層への蒸着により形成される。任意の適切な蒸着法を使用することができる。非限定的な方法においては、頭文字ＰＥ−ＣＶＤまたはＰＥ−ＡＬＤとして知られる気相成長法を従って挙げることができる。

結合層の厚さは、ドナー基板の単結晶半導体層上に第一の誘電体層が存在するかどうかに従って選択され、それによって、一般的には５０ｎｍ以下、好ましくは２５ｎｍ以下である埋込み絶縁層の所望の厚さが得られる。

有利には、前記厚さはまた、前記層の蒸着の間に受容基板へ適用されるサーマルバジェットを考慮に入れながら、このサーマルバジェットにより生じる歪み半導体材料層の歪みの緩和を制限するように選択される。したがって、例えば、歪み半導体材料層がシリコン−ゲルマニウム層である場合、ゲルマニウムは高いサーマルバジェット下で前記層から拡散しやすく、それによって前記層における歪みを低減する。サーマルバジェットは、したがって歪みの実質的な低減を下げるように制限され、したがってｓＳＯＩ基板の単結晶半導体層への歪みの付与が維持される。

結合層の厚さは、典型的には１〜３０ｎｍである。

別の実施形態によると、結合層は、緩和状態または部分的緩和状態のドナー基板の単結晶半導体層と同一の単結晶材料から構成される。

この場合、単結晶半導体層は、ｓＳＯＩ基板の埋込み絶縁層を形成する誘電体層により被覆される。

結合層は、歪み半導体材料層上に、ドナー基板の単結晶半導体層と同一の半導体材料からエピタキシーにより形成される。

結合層の厚さは、有利には、このサーマルバジェットにより生じる歪み半導体材料層における歪みの緩和を限定するために、先行する実施形態において、前記層の蒸着の間に受容基板へ適用するサーマルバジェットを考慮しても、ＳｉＧｅ層および結合境界面の間の所望のレベルを提供するのに十分薄くなるように選択される。前記厚さはまた、湿式エッチングまたは乾式エッチングを含み得る、結合前の表面準備処理により生じる材料の除去も考慮される。

例えば、そのようなシリコン結合層の厚さは、１〜２０ｎｍである。

本発明により提案される二つの実施形態において、結合境界面は、ドナー基質の単結晶半導体層として、緩和状態または部分的な緩和状態で、二つの誘電体層の間を接触させるか、または誘電体層と同一の半導体材料の層とを接触させる。これらの二つの状態は、最小の最終欠陥を提供する結合形状に相当する。

受容基板へドナー基板を結合した後、単結晶半導体層を受容基板へ転写する。

一実施形態によると、前記転写は、Ｓｍａｒｔ Ｃｕｔ（登録商標）に関する。それ自身公知の方法において、この転写は、以下を含む。
結合操作の前に、イオン種をドナー基板へ注入し、転写される単結晶半導体層を画定させることができる、脆化領域を形成することと、
結合操作の後に、ドナー基板を脆化領域に沿って脱離させること。

そのような方法の注入条件は、当業者に公知であり、したがって本明細書には詳細に記載しない。

別の実施形態によると、転写は、その裏面、すなわち結合境界面と反対側の面におけるドナー基板の薄肉化を含む。よく知られているように、そのような薄肉化操作は、乾式または湿式のエッチングおよび／または研磨、特に化学的−機械的研磨などの一つ以上の工程を含み得る。

本発明は、使用される転写法に限定されない。

転写それ自体の後に、転写された半導体層は仕上げ処理を受けて転写処理に関連する残留欠陥を除去し、転写された単結晶半導体層を平滑化し、所望の厚さまで薄肉化させることができる。この種類の処理は当業者に公知であり、したがって本明細書中には記載しない。典型的には、ｓＳＯＩ基板の単結晶半導体層の最終厚さは、５〜５０ｎｍである。

最後に、転写された半導体層、埋込み絶縁層（上述のように、ドナー基板の結合層から形成される、および／またはドナー基板の誘電体層から形成される）、歪み半導体材料層から構成されるスタックの部分を切断して、ｓＳＯＩ基板を形成する。

前記切断操作は、有利には、前記部分の周りのトレンチアイソレーションをエッチングすることにより行われる。転写された単結晶半導体層へ、歪み半導体材料の緩和を適切に伝導させるために、前記トレンチは前記歪み半導体材料層を超えて受容基板の厚さへ伸びるべきである。前記トレンチを製造する方法は、当業者には公知であり、したがって本明細書中には詳細に記載しない。

得られる構造は、その基部から表面へ、キャリア基板、この段階で緩和状態である初期歪み半導体材料層、埋込み絶縁層、およびこの段階で歪み状態である転写された半導体単結晶層を備える。結合層が誘電体材料から形成される場合、これは埋込み絶縁層の少なくとも一部（または全部）を形成する。結合層が緩和または部分的に緩和した状態の転写された半導体層と同一の材料で形成される場合、この段階で緩和状態である初期歪み半導体層と埋込み絶縁層との間に、前記結合層は挿入される。

同一の洗浄条件、ドナー基板準備条件および結合条件を用いて、図１Ａ〜図１Ｆに記載された方法により得られるｓＳＯＩ基板について、上記の方法により得られるｓＳＯＩ基板は、外観検査時に、非常に低い程度の欠陥を示し、これは具立ち的には、単結晶半導体層の転写されていない領域に相当する孔の数の実質的な減少をもたらす。

図２Ａ〜２Ｇは、本発明の一実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造工程を概略的に示す。

図２Ａは、この図において、単結晶半導体材料のバルク基板である、ドナー基板１の準備を示す。あるいは、前記基板は複合体であってもよく、一方の表面上に単結晶半導体層を備えていてもよい。

さらに、図２Ａの実施形態において、ドナー基板１は、誘電体層１１により被覆されている。

図２Ｂは、ドナー基板１へのイオン種の注入の実施を示し、これによってＳｍａｒｔ Ｃｕｔ（登録商標）法により転写される単結晶半導体層１３を画定する脆化領域１２を形成する。この工程は任意であり、転写は、例えば、その裏面におけるドナー基質の薄肉化により、Ｓｍａｒｔ Ｃｕｔ（登録商標）法以外の方法により実施することもできる。

図２Ｃは、キャリア基板２１上に歪み半導体材料の表面層２０を備える受容基板２の準備を示す。

図２Ｄは、結合層２２の形成を示し、この場合において、結合層２２は歪み半導体材料層２０上に蒸着された誘電体材料おから構成される。

図２Ｅは、受容基板へのドナー基板の結合を示し、誘電体層１１および２２は共に、最終歪みセミコンダクタ・オン・インシュレータ基板の埋込み絶縁層（以下の図において単一層３０という）を形成する。結合境界面は、参照番号１として示される。

図２Ｆは、脆化領域に沿ってドナー基板を脱離した後、適切な場合には、転写された単結晶半導体層１３が仕上げ処理を受けた後に得られる構造を示す。あるいは、Ｓｍａｒｔ Ｃｕｔ（登録商標）法を使用しない場合、前記構造は、ドナー基板の裏側を層１３まで薄肉化し、前記層の表面を平滑化することにより得られる。

図２Ｇは、キャリア基板２１の厚さまで層１３、３０、２０のスタックを通してトレンチＴを切断した後に得られるｓＳＯＩ基板を示す。

図３Ａ〜３Ｇは、本発明の別の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造工程を示す。

図２Ａ〜２Ｇに示されるのと同一の参照番号により示される構成要素は、同一の性質を有しているため、再度記載しない。

図３Ａ〜３Ｃに示される工程は、図２Ａ〜２Ｃの工程と同様である。

図３Ｄは結合層２３の形成を示し、この場合において、結合層２３は、歪み半導体材料層２０上にエピタキシーにより、緩和状態または部分的緩和状態の層１３の材料と同一の材料から構成される。

図３Ｅ〜３Ｇに示される工程は、ｓＳＯＩ基板の埋込み絶縁層がドナー基板の単一誘電体層１１から構成されることと、結合層２３が歪み半導体材料層２０および前記埋込み絶縁層の間に挿入されることを除き、図２Ｅ〜２Ｇの工程と同様である。

図４Ａ〜４Ｇは、本発明の別の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造工程を概略的に示す。

図２Ａ〜２Ｇまたは３Ａ〜３Ｇと同一の参照番号により示される構成要素は、同一の性質を有しているため、再度記載しない。

図４Ａ〜４Ｃに示される工程は、ドナー基板１が誘電体層により被覆されていないことを除き、図２Ａ〜２Ｃの工程と同様である。明記しない限り、転写される半導体表面層１３は、むき出しである。

図４Ｄは、結合層２２の形成を示し、この場合、結合層２２は、歪み半導体材料層２０へ蒸着された誘電体材料から構成される。

図４Ｅ〜４Ｇに示される工程は、ｓＳＯＩ基板の埋込み絶縁層が単一結合層２２から構成されることを除き、図２Ｅ〜２Ｇの工程と同様である。

最後に、上記の例は、例示のみを目的とするものであり、本発明の適用の場面について何ら限定することを目的とするものではないことは、言うまでもない。

Claims (17)

1. 歪みセミコンダクタ・オン・インシュレータ基板の製造方法であって、
   （ａ）単結晶半導体層（１３）を備えるドナー基板（１）を準備することと、
   （ｂ）歪み単結晶半導体材料の表面層（２０）を備える受容基板（２）を準備することと、
   （ｃ）前記受容基板（２）へ前記ドナー基板（１）を結合し、その境界面には誘電体層（１１，２２）が存在することと、
   （ｄ）前記ドナー基板（１）から前記受容基板（２）へ前記単結晶半導体層（１３）を転写することと、
   （ｅ）前記転写された単結晶半導体層（１３）、前記誘電体層（１１，２２）および前記歪み半導体材料層（２０）から形成されたスタックから一部を切断し、前記切断操作により、前記歪み半導体材料中の歪みが緩和され、かつ前記歪みの少なくとも一部が前記転写された単結晶半導体層へ適用されること、
   を含み、
   前記方法は、前記工程（ｂ）が更に、受容基板（２）の歪み半導体材料層（２０）上における、緩和されたまたは少なくとも部分的に緩和された、前記ドナー基板（１）の単結晶半導体層（１３）と同一の単結晶材料（２３）からなる誘電加熱接着層（２２）または結合層の形成を含んでなり、前記工程（ｃ）において、ドナー基板および受容基板の間の結合境界面には前記結合層（２２，２３）が存在することを特徴とする、方法。
2. 前記結合層（２２）は、前記受容基板の歪み半導体材料層（２０）上に誘電体材料を蒸着することにより形成される、請求項１に記載の方法。
3. 前記ドナー基板（１）は、前記単結晶半導体層上に第一の誘電体層（１１）を備え、前記第一の誘電体層（１１）および前記結合層（２２）は共に、前記歪みセミコンダクタ・オン・インシュレータ基板の埋込み電気的絶縁層を形成する、請求項２に記載の方法。
4. 前記結合層（２２）は、半導体材料の酸化物または窒化物を含んでなる、請求項２または３に記載の方法。
5. 前記結合層（２２）の厚さは、１〜３０ｎｍである、請求項２〜４のいずれか一項に記載の方法。
6. 前記結合層（２３）は、前記ドナー基板（１）の前記単結晶半導体層（１３）と同一の半導体材料のエピタキシーにより、前記歪み半導体材料層（２０）上に形成される、請求項１に記載の方法。
7. 前記結合層（２３）の厚さは、１〜２０ｎｍである、請求項６に記載の方法。
8. 前記ドナー基板の前記結合層（２３）および前記単結晶半導体層（１３）はシリコン製である、請求項６または７に記載の方法。
9. 前記歪み半導体材料層（２０）は、シリコン−ゲルマニウム製である、請求項１〜８のいずれか一項に記載の方法。
10. 前記歪み半導体層（２０）は、シリコンキャリア基板（２１）へのエピタキシーにより形成される、請求項９に記載の方法。
11. 前記工程（ｄ）の完了時に、前記転写された単結晶半導体層（１３）および前記歪み半導体材料層（２０）の間に含まれる前記誘電体層（１１，２２，３０）の厚さは、５０ｎｍ以下であり、好ましくは２５ｎｍ以下である、請求項１〜１０のいずれか一項に記載の方法。
12. 前記工程（ａ）は、前記ドナー基板（１）へイオン種を注入して、前記単結晶半導体層（１３）を画定する脆化領域（１２）を形成する操作を含み、前記工程（ｄ）は、前記脆化領域（１２）に沿って前記ドナー基板（１）を脱離することを含む、請求項１〜１１のいずれか一項に記載の方法。
13. 前記工程（ｄ）は、前記転写された単結晶半導体層（１３）まで、前記結合境界面（Ｉ）の反対側の表面において、前記ドナー基板（１）を薄肉化する操作を含む、請求項１〜１１のいずれか一項に記載の方法。
14. 前記工程（ｅ）の前に、前記転写された単結晶半導体層（１３）の薄肉化および／または平滑化工程をさらに含む、請求項１〜１３のいずれか一項に記載の方法。
15. 前記スタックの前記部分の切断操作が、前記歪み半導体材料層（２０）を超えて前記受容基板（２）へ伸びるトレンチアイソレーション（Ｔ）により行われる、請求項１〜１４のいずれか一項に記載の方法。
16. 連続して、歪み単結晶半導体層（１３）、電気絶縁層（１１）、少なくとも部分的に緩和した前記歪み半導体層（１３）と同一の材料の層（２３）、および緩和した前記歪み半導体層（１３）と異なる半導体材料の層を備える、歪みセミコンダクタ・オン・インシュレータ基板。
17. 前記電気絶縁層（１１）の厚さは、５０ｎｍ以下であり、好ましくは２５ｎｍ以下であり、前記歪み半導体層と同一の材料の少なくとも部分的に緩和した層（２３）の厚さは、１〜２０ｎｍである、請求項１６に記載の方法。

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