CN109155277B - 制造应变绝缘体上半导体衬底的方法 - Google Patents
制造应变绝缘体上半导体衬底的方法 Download PDFInfo
- Publication number
- CN109155277B CN109155277B CN201780029897.2A CN201780029897A CN109155277B CN 109155277 B CN109155277 B CN 109155277B CN 201780029897 A CN201780029897 A CN 201780029897A CN 109155277 B CN109155277 B CN 109155277B
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- strained
- monocrystalline semiconductor
- dielectric bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 153
- 239000012212 insulator Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000010410 layer Substances 0.000 claims abstract description 267
- 239000004065 semiconductor Substances 0.000 claims abstract description 130
- 239000000463 material Substances 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000002344 surface layer Substances 0.000 claims abstract description 16
- 238000005520 cutting process Methods 0.000 claims abstract description 11
- 239000013078 crystal Substances 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 5
- 238000009499 grossing Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
本发明涉及制造应变绝缘体上半导体衬底的方法，所述方法包括：(a)提供包括单晶半导体层(13)的供体衬底(1)；(b)提供包括应变单晶半导体材料的表面层(20)的接收衬底(2)；(c)使所述供体衬底(1)与所述接收衬底(2)接合，介电层(11,22)位于界面处；(d)将所述单晶半导体层(13)从所述供体衬底(1)转移至所述接收衬底(2)；(e)从由所转移的单晶半导体层(13)、所述介电层(11,22)和所述应变半导体材料层(20)形成的堆叠体切割下一部分，所述切割操作导致所述应变半导体材料中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层。步骤(b)另外包括在所述接收衬底(2)的应变半导体材料层(20)上形成介电接合层(22)或由与所述供体衬底(1)的单晶半导体层(13)相同的弛豫或至少部分弛豫的单晶材料组成的接合层(23)，并且在步骤(c)中，所述接合层(22,23)位于所述供体衬底和所述接收衬底之间的接合界面处。
Description
技术领域
本发明涉及制造应变绝缘体上半导体(strained semiconductor-on-insulator)衬底的方法，以及这种衬底。
背景技术
对于数字应用，特别是对于超过22nm节点的技术节点，寻求具有增强的电荷载流子迁移率的材料。
在这些材料中，FDSOI(全耗尽绝缘体上硅(fully depleted silicon-on-insulator)的首字母缩写)衬底的特征是在掩埋的电绝缘层上的非常薄(即通常小于50nm厚)的硅层，硅层可能用于形成CMOS晶体管的信道。
已经将应变绝缘体上硅(sSOI)确定为允许增强硅层中电荷载流子的迁移率的解决方案并且已经证明其良好性能。
各种制造方法是已知的。
文献US2014/0225160特别公开了一种方法，其允许存在于位于接收衬底表面上的硅-锗层中的应变的至少一部分经由介电层转移至接合到所述接收衬底的初始弛豫硅层，所述介电层用于形成SOI的掩埋绝缘层。当通过至少超出应变硅-锗层延伸到接收衬底中的沟槽切割所述堆叠体的一部分时，发生该应变转移。因此，硅-锗层的压缩应变的弛豫至少部分地以硅层的拉伸应变的形式传递。
基于该原理，可以根据以下步骤制造sSOI衬底：
-提供包括由氧化硅层11覆盖的单晶硅层10的供体衬底1(参见图1A)；
-将离子物质注入供体衬底1中，以便形成弱化区12，这允许界定待转移的硅层13(参见图1B)；
-提供包括处于压缩应变下的硅-锗表面层20的接收衬底2(参见图1C)；
-供体衬底1与接收衬底2接合，氧化硅层11(其用于形成sSOI衬底的掩埋绝缘层)和应变硅-锗层20处于接合界面处(参见图1D)；
通过使供体衬底沿弱化区分离，将单晶硅层13转移到接收衬底2上(参见图1E)；
-沟槽T形成在由应变硅-锗层20、掩埋氧化物层11和所转移的半导体层13组成的堆叠体的一部分周围，所述沟槽超过应变硅-锗层20延伸到接收衬底2中(参见图1F)。所述切割操作导致硅-锗的至少部分弛豫和至少部分所述应变传递到所述一部分中的转移硅层，从而允许形成由sSOI表示的应变绝缘体上半导体衬底。
对于超过22nm技术节点的应用，掩埋介电层的厚度应小于或等于25nm。
对于介电层的这种低厚度，sSOI衬底的最终缺陷率很大程度上取决于接合条件，特别是取决于接合界面处存在的材料。
然而，尽管将常规用于半导体领域的表面制备处理应用于硅-锗层，但仍然观察到sSOI衬底的显著程度的缺陷。
发明内容
本发明的一个目的是设计一种制造应变绝缘体上半导体衬底的方法，该方法使得可以降低与将供体衬底接合到接收层的条件相关的所述衬底的缺陷。
根据本发明，提出制造应变绝缘体上半导体衬底的方法，所述方法包括：
(a)提供包括单晶半导体层的供体衬底；
(b)提供包括应变单晶半导体材料的表面层的接收衬底；
(c)使所述供体衬底与接收衬底接合，介电层位于界面处；
(d)将所述单晶半导体层从所述供体衬底转移至所述接收衬底；
(e)从由所转移的单晶半导体层、所述介电层和所述应变半导体材料层形成的堆叠体切割下一部分，所述切割操作导致所述应变半导体材料中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层；
所述方法的特征在于，步骤(b)另外包括在所述接收衬底的应变半导体材料层上形成介电接合层或由与所述供体衬底的单晶半导体层相同的弛豫或至少部分弛豫的单晶材料组成的接合层，并且在步骤(c)中，所述接合层位于所述供体衬底和所述接收衬底之间的接合界面处。
本文涉及平行于所讨论的层的主表面的平面中的应变。
在接收衬底上形成的接合层允许在最终缺陷率方面提供最佳接合品质的材料在接合界面处接触。
根据视情况单独或组合使用的其他有利特征：
-根据一个实施方式，接合层通过在接收衬底的应变半导体材料层上沉积介电材料而形成；
-供体衬底包括在所述单晶半导体层上的第一介电层，所述第一介电层和所述接合层一起形成应变绝缘体上半导体衬底的掩埋电绝缘层；
-接合层包括半导体材料的氧化物或氮化物；
-接合层的厚度为1至30nm；
-根据另一实施方式，接合层通过在应变半导体材料层(20)上外延生长与供体衬底的单晶半导体层相同的半导体材料而形成；
-所述接合层的厚度为1至20nm；
-接合层和供体衬底的单晶半导体层由硅制成；
-应变半导体材料层由硅-锗制成；
-应变半导体层通过在硅载体衬底上外延生长而形成；
-在完成步骤(d)后，所转移的单晶半导体层和应变半导体材料层之间包含的介电层的厚度小于或等于50nm，优选小于或等于25nm；
-步骤(a)包括将离子物质注入到供体衬底中以便形成界定单晶半导体层的弱化区的操作，并且步骤(d)包括使所述供体衬底沿着所述弱化区分离。
-步骤(d)包括使供体衬底在与接合界面相反的面上减薄直至所转移的单晶半导体层的操作；
-所述方法在步骤(e)之前另外包括使所转移的单晶半导体层减薄和/或平滑的步骤；
-切割堆叠体的所述部分的操作通过超出所述应变半导体材料层延伸到所述接收衬底中的沟槽隔离来进行。
本发明的另一目的涉及通过诸如上述等方法获得的应变绝缘体上半导体衬底。
所述衬底依次包括：应变单晶半导体层，电绝缘层，与所述应变半导体层相同材料的至少部分弛豫层，以及与应变半导体层的材料不同的半导体材料的弛豫层。
有利的是，电绝缘层的厚度小于或等于50nm，优选小于或等于25nm，并且与应变半导体层相同材料的至少部分弛豫层的厚度为1至20nm。
附图说明
参照附图，本发明的其他特征和优点将从下面的详细描述中得出，其中：
-图1A至1F示意性地说明制造应变绝缘体上硅衬底的方法的步骤，其导致过高的缺陷率；
-图2A至2G示意性地说明根据本发明第一实施方式的制造应变绝缘体上半导体衬底的方法的步骤；
-图3A至3G示意性地说明根据本发明第二实施方式的制造应变绝缘体上半导体衬底的方法的步骤；
-图4A至4G示意性地说明根据本发明第三实施方式的制造应变绝缘体上半导体衬底的方法的步骤；
为了便于附图的可读性，各层未按比例显示。
具体实施方式
提供了一种供体衬底，其包括至少一个单晶半导体层。该衬底可以是块状半导体衬底(bulk semiconductor substrate)或复合衬底，即其由至少两个不同材料的层组成，包括设置在所述衬底表面上的单晶半导体层。
单晶半导体层的材料尤其可以是硅、锗或硅-锗。
在该方法的这个阶段，所述单晶半导体层处于弛豫状态。
根据一个实施方式，单晶半导体层被介电层覆盖。所述介电层尤其可以是半导体材料的氧化物或氮化物的层。
例如，如果单晶层是硅层，则介电层可以是氧化硅(SiO2)层。
所述介电层将形成应变绝缘体上半导体衬底的掩埋绝缘层的全部或一部分。
作为选择，单晶半导体层不被这种介电层覆盖，并且其是形成供体衬底表面的其自由表面。
还提供了包括应变半导体材料的表面层的接收衬底。所述层可以通过在载体衬底上外延生长而形成，该载体衬底具有不同于应变层材料的晶格参数。
取决于所使用的材料和期望使应变绝缘体上半导体衬底的半导体层经受的应变的性质，该层中的应变可以是压缩的或拉伸的。
例如，应变半导体材料层可以是通过在硅载体衬底上外延生长而形成的硅-锗层。所述层的锗含量通常为约20％至40％，尽管这些值不是限制性的，但其选择可能根据所述层的厚度进行。在这种情况下，硅-锗层中的应变是压缩的。
为了形成应变绝缘体上半导体衬底，应该将供体衬底的单晶半导体层转移到接收衬底，该转移包括将供体衬底接合到接收衬底的操作，供体衬底的单晶半导体层和应变半导体材料层位于接合界面侧。
接合层预先形成在接收衬底的应变半导体材料层上，该接合层允许在最终缺陷率方面提供最佳接合品质的材料在接合界面处接触。
根据一个实施方式，所述接合层是介电层。
在供体衬底的单晶半导体层也被介电层(称为第一介电层)覆盖的情况下，接合界面将由所述第一介电层和接合层(称为第二介电层)组成。因此，所述第一介电层和第二介电层一起形成最终sSOI的掩埋绝缘层。
在供体衬底的单晶半导体层未被介电层覆盖的情况下，接合界面将由所述单晶半导体层和接合层组成。然后单独的接合层形成最终sSOI的掩埋绝缘层。
有利地，接合层包括半导体材料的氧化物或氮化物。
所述接合层通过沉积在接收衬底的应变半导体材料层上而形成。可以使用任何合适的沉积技术。以非限制性方式，可以引用以缩写词PE-CVD或PE-ALD熟知的气相沉积变体。
根据是否在供体衬底的单晶半导体层上存在第一介电层来选择接合层的厚度，以便获得掩埋绝缘层的所需厚度，其通常小于或等于50nm，优选小于或等于25nm。
有利的是，还在考虑所述层的沉积期间施加到接收衬底的热预算的同时选择所述厚度，以便限制由该热预算引起的应变半导体材料层中应变的弛豫。因此，例如，如果应变半导体材料层是硅-锗层，则锗在高热预算的作用下易于扩散出所述层，从而减小所述层中的应变。因此，应限制热预算，以避免应变的降低，从而保持将赋予sSOI衬底的单晶半导体层的应变。
接合层的厚度通常为1至30nm。
根据另一实施方式，接合层由与供体衬底的单晶半导体层相同的单晶材料组成，所述单晶材料处于弛豫或部分弛豫状态。
在这种情况下，单晶半导体层被介电层覆盖，该介电层将形成sSOI衬底的掩埋绝缘层。
接合层通过在应变半导体材料层上外延生长由与供体衬底的单晶半导体层相同的半导体材料形成。
将接合层的厚度有利地选择成使得其足够薄以在SiGe层和接合界面之间提供所需的保护水平，同时如在前面的实施方式中那样考虑在所述层的沉积期间施加到接收衬底的热预算，以便限制由该热预算引起的应变半导体材料层中的应变的弛豫。所述厚度还考虑了由预接合表面制备处理(其可包括湿法或干法蚀刻)引起的材料去除。
举例来说，这种硅接合层的厚度为1至20nm。
在本发明提出的两个实施方式中，接合界面使两个介电层之间接触或介电层和与供体衬底的单晶半导体层相同的单晶材料(处于弛豫或部分弛豫状态)的层之间接触。这两种情况对应于提供最小最终缺陷率的接合构造。
在将供体衬底与接收衬底接合之前，将单晶半导体层转移至接收衬底。
根据一个实施方式，所述转移涉及Smart CutTM方法。以本身已知的方式，该转移包括：
-在接合操作之前，将离子物质注入到供体衬底中以形成允许界定待转移的单晶半导体层的弱化区；
-在接合操作之后，供体衬底沿着弱化区分离。
实施这种方法的条件对于本领域技术人员来说是已知的，因此在本文中将不再详细描述。
根据另一实施方式，转移涉及使供体衬底在其背面(即与接合界面相对的面)上减薄。众所周知的是，这种减薄操作可能涉及干法或湿法蚀刻和/或抛光的一个或多个步骤，尤其是化学-机械抛光等。
对于所使用的转移技术，本发明不受限制。
在转移本身之后，所转移的半导体层可以经受精整处理，从而允许去除与转移过程相关的残余缺陷，并使所转移的单晶半导体层平滑并减薄到所需的厚度。这种类型的处理对于本领域技术人员来说是已知的，因此这里不再详细描述。通常，sSOI衬底的单晶半导体层的最终厚度为5至50nm。
最后，切割由所转移的半导体层、掩模的绝缘层(如上所述，由接合层和/或由供体衬底的介电层形成)和应变半导体材料层组成的堆叠体的一部分以形成sSOI衬底。
所述切割操作有利地通过蚀刻所述部分周围的沟槽隔离来实现。为了使应变半导体材料层的弛豫最佳地传递到所转移的单晶半导体层，所述沟槽应该超过所述应变半导体材料层延伸到接收衬底的厚度中。用于制造所述沟槽的技术是本领域技术人员公知的，因此不需要在本文中详细描述。
所得结构体从其基底到其表面包括载体衬底、初始应变半导体材料层(其现在处于弛豫状态)、掩埋绝缘层和所转移的半导体单晶层(其现在处于应变状态)。如果接合层由介电材料制成，则它形成掩埋绝缘层的至少一部分(或甚至全部)。如果接合层由与所转移的半导体层系统的材料(处于弛豫或部分弛豫的状态)相同的材料制成，则所述接合层插入在初始应变半导体材料层(其现在处于弛豫状态)和掩埋绝缘层之间。
对于通过具有相同清洁、供体衬底制备和接合条件的图1A至1F所示的方法获得的sSOI衬底，根据上述方法获得的sSOI衬底在目视检查时表现出低得多的缺陷程度，这特别导致对应于单晶半导体层的非转移区域的孔数量的显著减少。
图2A至2G示意性地说明根据本发明的一个实施形式的制造应变绝缘体上半导体衬底的步骤。
图2A说明供体衬底1的设置，在该图中，其是单晶半导体材料的块状衬底。作为选择，所述衬底可以是复合材料，并且在其一个面上包括单晶半导体层。
此外，在图2A所示的实施方式中，供体衬底1被介电层11覆盖。
图2B说明离子物质注入到供体衬底1中的实施，以便形成界定待通过Smart CutTM方法转移的单晶半导体层13的弱化区12。该步骤是可选的，转移可以通过除Smart CutTM方法之外的方法，例如通过在其背面上减薄供体衬底而进行。
图2C说明接收衬底2的设置，其包括在基体衬底21上的应变半导体材料的表面层20。
图2D说明接合层22的形成，在这种情况下，它由沉积在应变半导体材料层20上的介电材料组成。
图2E说明供体衬底与接收衬底的接合，介电层11和22一起形成最终应变绝缘体上半导体衬底的掩埋绝缘层(在下图中称为单层30)。接合界面由附图标记I表示。
图2F说明在沿着弱化区分离供体衬底之后获得的结构体，并且如果适用的话，所转移的单晶半导体层13已经进行了精整处理。作为选择，如果不使用Smart CutTM方法，则可以通过将供体衬底的背面减薄到层13并使所述层的表面平滑来获得所述结构体。
图2G说明在层13,30,20的堆叠体周围切割沟槽T直到载体衬底21的厚度内之后获得的sSOI衬底。
图3A至3G示意性地说明根据本发明的另一个实施形式制造应变绝缘体上半导体衬底的步骤。
由与图2A至2G中相同的附图标记表示的元件具有相同的性质，因此不再描述。
图3A至3C所示的步骤与图2A至2C的步骤相似
图3D说明通过在应变半导体材料层20上外延生长而形成接合层23，在这种情况下，接合层23由与层13(处于弛豫或部分弛豫状态)相同的材料组成。
图3E至3G所示的步骤与图2E至2G的步骤相似，不同之处在于sSOI衬底的掩埋绝缘层由供体衬底的单个介电层11组成，并且还在于接合层23插入在应变半导体材料层20和所述掩埋绝缘层之间。
图4A至4G示意性地说明根据本发明的另一实施形式制造应变绝缘体上半导体衬底的步骤。
由与图2A至2G或3A至3G中相同的附图标记表示的元件具有相同的性质，因此不再描述。
图4A至4C所示的步骤与图2A至2C的步骤相似，不同之处在于供体衬底1未被介电层覆盖。换句话说，正是要被转移的层13的半导体表面被暴露。
图4D说明接合层22的形成，在这种情况下，接合层22由沉积在应变半导体材料层20上的介电材料组成。
图4E至4G中所示的步骤与图2E至2G的步骤相似，不同之处在于sSOI衬底的掩埋绝缘层由单个接合层22组成。
最后，不言而喻，上面给出的实例仅是对本发明的应用领域没有任何限制的具体说明。
参考文献
US 2014/0225160
Claims (18)
1.制造应变绝缘体上半导体衬底的方法，所述方法包括：
(a)提供包括单晶半导体层(13)的供体衬底(1)；
(b)提供包括应变单晶半导体材料表面层(20)的接收衬底(2)；
(c)使所述供体衬底(1)与所述接收衬底(2)接合，第一介电接合层(11)和第二介电接合层(22)位于接合界面处；
(d)将所述单晶半导体层(13)从所述供体衬底(1)经由所述介电接合层转移至所述接收衬底(2)；
(e)从由所转移的单晶半导体层(13)、所述第一介电接合层(11)和所述第二介电接合层(22)和所述应变单晶半导体材料表面层(20)形成的堆叠体切割下一部分，其中切割所述堆叠体的所述部分的操作通过蚀刻超出所述应变单晶半导体材料表面层(20)延伸到所述接收衬底(2)中的沟槽隔离(T)来进行，所述切割操作导致所述应变单晶半导体材料中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层；
所述方法的特征在于，步骤(b)另外包括在所述接收衬底(2)的所述应变单晶半导体材料表面层(20)上形成第二介电接合层(22)或由与所述供体衬底(1)的所述单晶半导体层(13)相同的弛豫或至少部分弛豫的单晶材料组成的至少部分弛豫层(23)，并且在步骤(c)中，所述第二介电接合层(22)和所述至少部分弛豫层(23)位于所述供体衬底和所述接收衬底之间的接合界面处。
2.如权利要求1所述的方法，其中，所述第二介电接合层(22)通过在所述接收衬底的应变单晶半导体材料表面层(20)上沉积介电材料而形成。
3.如权利要求2所述的方法，其中，所述供体衬底(1)包括在所述单晶半导体层上的第一介电接合层(11)，所述第一介电接合层(11)和所述第二介电接合层(22)一起形成所述应变绝缘体上半导体衬底的掩埋电绝缘层(30)。
4.如权利要求2或3所述的方法，其中，所述第二介电接合层(22)包括半导体材料的氧化物或氮化物。
5.如权利要求2或3所述的方法，其中，所述第二介电接合层(22)的厚度为1至30nm。
6.如权利要求1所述的方法，其中，所述至少部分弛豫层(23)通过在所述应变单晶半导体材料表面层(20)上外延生长与所述供体衬底(1)的所述单晶半导体层(13)相同的半导体材料而形成。
7.如权利要求6所述的方法，其中，所述至少部分弛豫层(23)的厚度为1至20nm。
8.如权利要求6或7所述的方法，其中，所述至少部分弛豫层(23)和所述供体衬底的所述单晶半导体层(13)由硅制成。
9.如权利要求1至3中任一项所述的方法，其中，所述应变单晶半导体材料表面层(20)由硅-锗制成。
10.如权利要求9所述的方法，其中，所述应变单晶半导体材料表面层(20)通过在硅载体衬底(21)上外延生长而形成。
11.如权利要求1至3中任一项所述的方法，其中，在完成步骤(d)后，所转移的单晶半导体层(13)和所述应变单晶半导体材料表面层(20)之间包含的所述第一介电接合层(11)、所述第二介电接合层(22)和所述掩埋电绝缘层(30)的厚度小于或等于50nm。
12.如权利要求1至3中任一项所述的方法，其中，在完成步骤(d)后，所转移的单晶半导体层(13)和所述应变单晶半导体材料表面层(20)之间包含的所述第一介电接合层(11)、所述第二介电接合层(22)和所述掩埋电绝缘层(30)的厚度小于或等于25nm。
13.如权利要求1至3中任一项所述的方法，其中，步骤(a)包括将离子物质注入到所述供体衬底(1)中以便形成界定所述单晶半导体层(13)的弱化区(12)的操作，并且步骤(d)包括使所述供体衬底(1)沿着所述弱化区(12)分离。
14.如权利要求1至3中任一项所述的方法，其中，步骤(d)包括使所述供体衬底(1)在与接合界面(I)相反的面上减薄直至所转移的单晶半导体层(13)的操作。
15.如权利要求1至3中任一项所述的方法，所述方法在步骤(e)之前另外包括使所转移的单晶半导体层(13)减薄和/或平滑的步骤。
16.由权利要求1至15中任一项所述的方法制造的应变绝缘体上半导体衬底，其依次包括：单晶半导体层(13)，第一介电接合层(11)，与所述单晶半导体层(13)相同材料的至少部分弛豫层(23)，以及与所述单晶半导体层(13)的材料不同的半导体材料的应变单晶半导体材料表面层(20)。
17.如权利要求16所述的衬底，其中，所述第一介电接合层(11)的厚度小于或等于50nm，并且与所述单晶半导体层相同材料的所述至少部分弛豫层(23)的厚度为1至20nm。
18.如权利要求16所述的衬底，其中，所述第一介电接合层(11)的厚度小于或等于25nm，并且与所述单晶半导体层相同材料的所述至少部分弛豫层(23)的厚度为1至20nm。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1654368A FR3051595B1 (fr) | 2016-05-17 | 2016-05-17 | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant |
| FR1654368 | 2016-05-17 | ||
| PCT/EP2017/061792 WO2017198686A1 (en) | 2016-05-17 | 2017-05-17 | Method for fabricating a strained semiconductor-on-insulator substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109155277A CN109155277A (zh) | 2019-01-04 |
| CN109155277B true CN109155277B (zh) | 2023-10-24 |
Family
ID=56322202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780029897.2A Active CN109155277B (zh) | 2016-05-17 | 2017-05-17 | 制造应变绝缘体上半导体衬底的方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US10672646B2 (zh) |
| EP (1) | EP3459106B1 (zh) |
| JP (1) | JP6888028B2 (zh) |
| CN (1) | CN109155277B (zh) |
| FR (1) | FR3051595B1 (zh) |
| SG (1) | SG11201809911WA (zh) |
| TW (1) | TWI746555B (zh) |
| WO (1) | WO2017198686A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833194B2 (en) | 2010-08-27 | 2020-11-10 | Acorn Semi, Llc | SOI wafers and devices with buried stressor |
| FR3051596B1 (fr) | 2016-05-17 | 2022-11-18 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant |
| US10903332B2 (en) | 2018-08-22 | 2021-01-26 | International Business Machines Corporation | Fully depleted SOI transistor with a buried ferroelectric layer in back-gate |
| US10553474B1 (en) * | 2018-08-29 | 2020-02-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a semiconductor-on-insulator (SOI) substrate |
| US20230093111A1 (en) | 2021-09-22 | 2023-03-23 | Acorn Semi, Llc | MULTI-FINGER RF nFET HAVING BURIED STRESSOR LAYER AND ISOLATION TRENCHES BETWEEN GATES |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030036006A (ko) * | 2001-10-30 | 2003-05-09 | 샤프 가부시키가이샤 | ＳｉＧｅ/ＳＯＩ ＣＭＯＳ 및 그 제조 방법 |
| WO2004004015A2 (en) * | 2002-06-28 | 2004-01-08 | Advanced Micro Devices, Inc. | Soi field effect transistor element having a recombination region and method of forming same |
| CN1716570A (zh) * | 1999-03-30 | 2006-01-04 | 株式会社日立制作所 | 半导体器件制造方法及其半导体器件 |
| JP2006269999A (ja) * | 2005-03-25 | 2006-10-05 | Sumco Corp | 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524935B1 (en) * | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
| FR2842350B1 (fr) * | 2002-07-09 | 2005-05-13 | Procede de transfert d'une couche de materiau semiconducteur contraint | |
| US6995427B2 (en) * | 2003-01-29 | 2006-02-07 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same |
| US7087965B2 (en) * | 2004-04-22 | 2006-08-08 | International Business Machines Corporation | Strained silicon CMOS on hybrid crystal orientations |
| ATE384336T1 (de) * | 2004-10-19 | 2008-02-15 | Soitec Silicon On Insulator | Verfahren zur herstellung einer verspannten silizium-schicht auf einem substrat und zwischenprodukt |
| US7485539B2 (en) * | 2006-01-13 | 2009-02-03 | International Business Machines Corporation | Strained semiconductor-on-insulator (sSOI) by a simox method |
| FR2903808B1 (fr) * | 2006-07-11 | 2008-11-28 | Soitec Silicon On Insulator | Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique |
| FR2912550A1 (fr) * | 2007-02-14 | 2008-08-15 | Soitec Silicon On Insulator | Procede de fabrication d'une structure ssoi. |
| US20080290420A1 (en) * | 2007-05-25 | 2008-11-27 | Ming-Hua Yu | SiGe or SiC layer on STI sidewalls |
| US7842583B2 (en) * | 2007-12-27 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
| US7998835B2 (en) * | 2008-01-15 | 2011-08-16 | Globalfoundries Singapore Pte. Ltd. | Strain-direct-on-insulator (SDOI) substrate and method of forming |
| US9406798B2 (en) | 2010-08-27 | 2016-08-02 | Acorn Technologies, Inc. | Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer |
| KR102294812B1 (ko) * | 2014-01-23 | 2021-08-31 | 글로벌웨이퍼스 씨오., 엘티디. | 고 비저항 soi 웨이퍼 및 그 제조 방법 |
-
2016
- 2016-05-17 FR FR1654368A patent/FR3051595B1/fr active Active
-
2017
- 2017-05-17 WO PCT/EP2017/061792 patent/WO2017198686A1/en unknown
- 2017-05-17 EP EP17723411.9A patent/EP3459106B1/en active Active
- 2017-05-17 CN CN201780029897.2A patent/CN109155277B/zh active Active
- 2017-05-17 SG SG11201809911WA patent/SG11201809911WA/en unknown
- 2017-05-17 JP JP2018560466A patent/JP6888028B2/ja active Active
- 2017-05-17 TW TW106116264A patent/TWI746555B/zh active
- 2017-05-17 US US16/301,260 patent/US10672646B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1716570A (zh) * | 1999-03-30 | 2006-01-04 | 株式会社日立制作所 | 半导体器件制造方法及其半导体器件 |
| KR20030036006A (ko) * | 2001-10-30 | 2003-05-09 | 샤프 가부시키가이샤 | ＳｉＧｅ/ＳＯＩ ＣＭＯＳ 및 그 제조 방법 |
| WO2004004015A2 (en) * | 2002-06-28 | 2004-01-08 | Advanced Micro Devices, Inc. | Soi field effect transistor element having a recombination region and method of forming same |
| JP2006269999A (ja) * | 2005-03-25 | 2006-10-05 | Sumco Corp | 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板 |
Non-Patent Citations (1)
| Title |
|---|
| 硅应力缓冲衬底上GaAs薄层转移探索;孙钟林等;《光电子.激光》;20011225(第12期);1244-1246页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR3051595B1 (fr) | 2022-11-18 |
| CN109155277A (zh) | 2019-01-04 |
| EP3459106C0 (en) | 2023-07-19 |
| EP3459106B1 (en) | 2023-07-19 |
| US20190181035A1 (en) | 2019-06-13 |
| TW201806074A (zh) | 2018-02-16 |
| FR3051595A1 (fr) | 2017-11-24 |
| JP6888028B2 (ja) | 2021-06-16 |
| US10672646B2 (en) | 2020-06-02 |
| TWI746555B (zh) | 2021-11-21 |
| SG11201809911WA (en) | 2018-12-28 |
| EP3459106A1 (en) | 2019-03-27 |
| JP2019521509A (ja) | 2019-07-25 |
| WO2017198686A1 (en) | 2017-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109155277B (zh) | 制造应变绝缘体上半导体衬底的方法 | |
| CN109155278B (zh) | 制造应变绝缘体上半导体衬底的方法 | |
| TWI641023B (zh) | 具有作爲蝕刻止擋之ＳｉＧｅＣ層之接合之半導體結構 | |
| KR101133871B1 (ko) | 무 전위의 변형 결정질 막의 제조 방법 | |
| US7276428B2 (en) | Methods for forming a semiconductor structure | |
| JP4678877B2 (ja) | Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法 | |
| US8664084B2 (en) | Method for making a thin-film element | |
| KR101904114B1 (ko) | 다양한 변형 상태를 갖는 트랜지스터 채널을 포함하는 반도체 층을 제조하는 방법, 및 관련 반도체 층 | |
| KR100829644B1 (ko) | 스트레인된 반도체 재료층의 전달 방법 | |
| JP2005101568A (ja) | 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法 | |
| US6326285B1 (en) | Simultaneous multiple silicon on insulator (SOI) wafer production | |
| TWI787545B (zh) | 用於製作混合集成用先進底材之方法 | |
| US7811382B2 (en) | Method for forming a semiconductor structure having a strained silicon layer | |
| JP4328708B2 (ja) | Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造 | |
| EP2521168A1 (en) | Method for manufacturing hybrid MOSFET device and hybrid MOSFET device obtainable thereby |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |