JPH0917757A - 半導体基板を研磨のために予備整形する方法とその構造 - Google Patents

半導体基板を研磨のために予備整形する方法とその構造

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JPH0917757A
JPH0917757A JP8165246A JP16524696A JPH0917757A JP H0917757 A JPH0917757 A JP H0917757A JP 8165246 A JP8165246 A JP 8165246A JP 16524696 A JP16524696 A JP 16524696A JP H0917757 A JPH0917757 A JP H0917757A
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フェルナルド・エー・ベロ
James B Hall
ジェームス・ビー・ホール
Earl W O'neal
アール・ダブリュー・オニール
James S Parsons
ジェームス・エス・パーソンズ
Cindy Welt
シンディー・ウェルト
George W Bailey
ジョージ・ダブリュー・バイレー
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
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    • H01L21/02008Multistep processes
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Abstract

(57)【要約】 【課題】 より強化された平面度を有する基板を作成す
る方法および構造を提供する。 【解決手段】 研磨に備えて半導体ウェーハ20の主表
面21,22を予備整形する方法には、主表面21,2
2が凹面形状を有するように整形する段階が含まれる。
好適な方法においては、凹面形状を形成するためにエッ
チング工程が用いられる。この凹面形状は、研磨後にき
わめて平坦になる開始ウェーハとなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般に半導体処理に関
し、さらに詳しくは、非常に平坦な半導体基板を作成す
る方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】半導
体産業は、より小型でより複雑な幾何学形状を組み込む
集積回路(IC)を設計しつつある。その結果、このよ
うな装置を製造するために用いられる材料と設備に課せ
られる制約は、ますます厳しくなりつつある。たとえ
ば、IC装置を構築するために用いられる半導体基板ま
たはウェーハは、欠陥集中度が低く、きわめて平坦でな
ければならない。
【0003】半導体基板を作成する技術は周知のもので
ある。半導体材料のインゴットが成長し整形されると、
個別の基板に切断され、その後ラップ研磨または研削工
程を経て、より平坦で平行なものになる。次に、エッジ
研削工程を用いて基板のエッジが丸められる。エッジの
研削後に、基板はエッチングを受けて、加工上の損傷お
よび汚染を取り除く。最後に基板は、片面または両面を
研磨され、IC装置の製造が可能な状態の開始基板(st
arting substrate)となる。
【0004】通常、基板の平面度は、総厚変動(TT
V:total thickness variation )と地点焦点面偏差
(SFPD:site focal plane deviation)などのパラ
メータにより特徴付けられる。基板のTTVとは、基板
の表面全体で測定した最小厚と最大厚との差である。S
PFDは、選択された焦点面の上方または下方の最大距
離であり、前面基準(front side reference)または背
面基準(back side reference )を用いて測定される。
通常、基板上の多くの地点を測定して焦点面偏差を求
め、特定の焦点面偏差値(たとえば0.5ミクロン未
満)を満たす地点の数により収率(yield )が決定され
る。背面基準のSPFD(前面基準のSPFDよりも厳
格な基準となる)を用いると、焦点面偏差は基板の背面
に平行で、測定される地点の中心を含む基準面に基づき
計算される。
【0005】より平坦な基板を得ることに関して進歩は
見られるが、平面度がより強化された基板を生産して、
半導体産業をより小型でより複雑な幾何学形状を持つI
C設計に向けて推し進めるための方法および構造が依然
として必要である。また、対費用効果に優れ、再現可能
な方法でこのような基板を製造することが有利である。
【0006】
【実施例】一般に、本発明は、研磨に備えて特定の形状
または表面の立体形状を有する半導体基板を製造する方
法を提供する。特に、本発明は、片方または両方の主表
面が凹面形状の基板を提供する。言い換えれば、中央部
がエッジ部より薄く、少なくとも基板の片面で、エッジ
部から中央部に向かうにつれて厚みが漸進的に薄くなる
予備整形された基板が提供される。予備整形基板は、そ
の後の研磨工程を経て平面度が強化された開始基板とな
る。以下の詳細な説明と共に、図1ないし図3を参照す
ると本発明をより良く理解することができる。
【0007】半導体産業がより小型の幾何学形状を有す
る装置に向かうので、半導体チップの製造業者には開始
基板(すなわち研磨を受けた基板)が背面基準を用いて
0.5ミクロン未満のSPFDに対し100%の収率を
呈することを要求するものがある。すなわち、開始基板
は、100%の被測定地点において焦点面偏差が0.5
ミクロン未満でなければならない。通常、150ミリメ
ートル(mm)の基板上では約45地点が測定される。従
来技術による基板作成方法では、この厳しい条件を再現
可能に対費用効果の優れたやり方で満足することができ
ない。
【0008】図1は、エッチング工程を経て、前工程段
階による作業損傷および汚染を除去した後(すなわち研
磨前)の典型的な従来技術による基板を示す。半導体基
板またはウェーハ10には、主表面11,12と、中央
部13と、エッジ部14とが含まれる。基板10をエッ
チングするために、通常、製造業者はフッ酸(HF),
硝酸(HNO3 )および酢酸の混合液を用いる。処理装
置には、通常、エッチング液を保持するためのタンクを
有する酸性シンクと、基板を水中ですすぐための1つ以
上の場所とが含まれる。この工程は、本来は、多くの基
板を一括して処理する。普通は、基板はドラム形または
樽形の装置に入れられ、この装置がエッチング液内で回
転して均一に除去を行おうとする。
【0009】図1に示されるように、基板10は凸面形
状をしている。すなわち、中央部13がエッジ部14よ
り厚い。通常、基板10は中央部13において、エッジ
部14よりも約0.5ミクロンないし約3.0ミクロン
厚い。この凸面形状は、基板のエッジ部を中央部より高
速でエッチングする従来のエッチング方法のためにでき
る。すなわち、これらの方法は、基板10のエッジ部1
4から、中央部13よりも多くの材料を除去する。
【0010】次に基板10が研磨されると、この凸面形
状はさらに大きくなる。これは、研磨過程の力学によ
り、中央部よりエッジ部のほうが材料が高速で優先的に
除去されるためである。その結果、研磨後は、基板10
の平面度は非常に低下する。通常、基板10は背面基準
を用いて0.5ミクロン未満のSFPDに対し、約40
%の収率を有する。すなわち、測定された地点のうち、
わずか約40%の地点しか0.5ミクロン未満という焦
点面偏差条件を満たさない。
【0011】平面度を改善するための報告されている従
来技術の1つに、研磨後の平面度を改善するためにエッ
チング後に平坦な基板(すなわち厚みの変動がほとんど
ない基板)を得ることに焦点を置くものがある。しか
し、研磨工程の力学により、エッチングの後でもっと平
坦なウェーハでも研磨後は凸面形状になる。
【0012】図2は、本発明により予備整形された半導
体基板またはウェーハ20の拡大断面図である。基板2
0は、主表面21,22と、中央部23と、エッジ部2
4とを有する。図2に図示されるように、基板20は、
主表面21,22が凹面形状になるよう予備整形され
る。すなわち、エッジ部24が中央部23よりも厚くな
っており、エッジ部24から中央部23に向かうに従っ
て漸進的に基板20の厚みが薄くなる。好ましくは、基
板20はエッジ部24において、中央部23の基板20
の厚みよりも約1.0ないし2.0ミクロン大きい厚み
を有する。図2では、両方の主表面21,22が凹面形
状になっているが、用途によっては、その後で研磨され
る主表面だけを凹面形状にすることが求められる。
【0013】この後、基板20が、たとえばR.Wells に
付与され、モトローラ社に譲渡された米国特許第5,3
89,579号に開示された工程などの両面研磨工程を
用いて研磨されると、基板20は、背面基準を用いる
0.5ミクロン未満のSPFD試験に対し100%の収
率を有する。すなわち、研磨後に試験された基板20上
の100%の地点において、0.5ミクロン未満の焦点
面偏差という条件が満たされる。これは、従来技術によ
る基板10に比べ大きく改善されている。
【0014】ここで、基板20を形成する好適な方法を
説明する。図3は、基板20を形成する装置30の概略
図である。装置30は、エッチング液32を含むタンク
31を備える。好ましくは、タンク31は二重壁(すな
わち内壁が外壁から距離を隔てて置かれる)のカスケー
ド漕設計である。通常、タンク31は、エッチングされ
る基板の直径より約100mmないし130mm大きい幅5
1を有する。
【0015】バッフル板33がタンク31の底にある。
バッフル板33には、一連の穴34がある。通常、穴3
4の直径は約3.0mmないし約7.0mmの範囲で、約
7.0mmないし14.0mmの範囲の距離を隔てて配置さ
れる。好ましくは、穴34は基板が置かれる位置(すな
わちタンク31の中央)の下方に集中する。バッフル板
33の穴の数は、それより多くても少なくてもよい。
【0016】吸い込み管路36が、ポンプ37からタン
ク31内の入口43まで敷設される。入口43は、好ま
しくはタンク31の底または下面の中央に位置する。ポ
ンプ37は、貯蔵漕38からタンク31にエッチング液
32を吸い上げる。供給管路39が貯蔵漕38からポン
プ37まで敷設される。ポンプ37は、たとえば毎分約
115リットル(LPM )までの流速が可能な耐酸性ポン
プにより構成される。貯蔵漕38は、たとえば摂氏50
度以上の温度にエッチング液32を維持することのでき
る190リットル(約50ガロン)の容量をもつ耐酸性
漕によって構成される。このような貯蔵漕は、当技術で
は周知である。
【0017】基板42(点線で図示)を把持するホルダ
41がエッチング液32内に置かれる。ホルダ41は、
たとえば、ドラム形または樽形のホルダである。このよ
うなホルダは、通常、1対の対向して間隔を隔てて置か
れるエンドキャップにより構成され、これらの対向エン
ドキャップ間に延在する複数のアームまたはバーで共に
保持される。このようなホルダは、当技術では周知のも
のである。好ましくは、ホルダ41は、Fluroware Inc.
から販売される低プロファイル/最小接触エッチング・
カセットなどのウェーハ・ボートまたはカセットを保持
することのできる設計により構成される。低プロファイ
ル/最小接触エッチング・カセットがホルダ41内で基
板42を保持するために好適であるのは、このようなカ
セットを用いることによりエッチング液32が基板42
を挟んで自由に流れることができ、基板42に対する接
触を最小限に留めるからである。好ましくは、ホルダ4
1は、対向エンドキャップ間に延在するアームまたはバ
ーの直径が小さくなるように設計され、エッチング液3
2が基板42を挟んでさらに自由に流れることができる
ようにする。
【0018】モータ44が駆動手段46によりホルダ4
1に結合され、矢印54により示されるようにエッチン
グ液32内でホルダ41と基板42とを回転させる。モ
ータ44は、毎分10ないし100回転(rpm )の範囲
でホルダ41を回転させることができる。駆動手段46
は、たとえば、耐酸性ベルトまたはチェーンによって構
成される。あるいは、ホルダ41は、直接駆動手段を用
いて回転される。このような手段および装置は、当技術
では周知のものである。
【0019】エッチング工程の間、エッチング液32は
貯蔵漕38から入口43を通りタンク31に吸い上げら
れる。バッフル板33は、エッチング液32がタンク3
1に入るときの有効力を分散させるよう機能し、エッチ
ング液32の流れがホルダ41の下側に近づくにつれて
層流になるようにする。言い換えると、バッフル板33
は乱流を減らす。バッフル板33は、エッチング液32
の流れを直接ホルダ41の下方に集める作用も行う。エ
ッチング液32は、タンク31の内壁の上を越えて流れ
(矢印56により示されるように)、タンク31の外壁
内に収容される。エッチング液32は、戻り管路48を
通り貯蔵漕38に戻る。
【0020】図2に示される凹面形状とするために、基
板42を把持するホルダ41がエッチング液32内に置
かれ、約5ないし約50rpm の範囲の速度で回転され
る。たとえば、基板42が125mmまたは150mmの基
板により構成されるとき、ホルダ41は約40rpm で回
転する。通常、ホルダ41は、タンク31内で実質的に
中央に配置され、ホルダ41の下側とバッフル板33の
上側との距離52が基板42の直径の約半分に等しくな
るようにする。また、基板42は、通常は約6.5mm
(約0.25インチ)ほど互いに距離を隔てて置かれ
る。
【0021】エッチング液32は、通常は、HNO3
HF/酢酸および水の混合液により構成される。好まし
くは、エッチング液32は約41%のHNO3 ,約18
%のHF,約33%の酢酸および約8%の水によって構
成される。通常、エッチング液32は、約摂氏55度な
いし約摂氏65度の範囲の温度に維持され、好適な温度
は約摂氏60度である。ポンプ37は、好ましくは、約
35ないし約40LPMの範囲の流速でエッチング液32
を吸い上げる。これらの好適な工程条件において、毎分
約75ミクロンの中心除去速度が得られ、基板のエッジ
周囲では多少除去速度が遅くなる。好ましくは、エッチ
ング液32には、HNO3 :HFの2:5の混合液を定
期的に補給する。
【0022】通常、基板42は、ラップ研磨または研削
の前工程により約12ミクロンの損傷を受けており、こ
のような損傷を除去して、基板42の中央部が基板42
のエッジ部より約1.0ないし約2.0ミクロン低い凹
面形状とするには、約20秒の範囲のエッチング時間が
適している。
【0023】基板をエッチングする前に、基板は約0.
50ミクロン以下のTTVを有し、深さまたは厚みが実
質的に均一な表面損傷(すなわち最小局所損傷)を有
し、側面間で先細りではなく中心に関して対称の基板厚
を有することが好ましい。また、基板間の厚みの変動は
±約6.0ないし約7.0ミクロンを越えないことが好
ましい。
【0024】上記の半導体ウェーハを予備整形する方法
により、製造業者は同時に数個のウェーハを処理するこ
とができるので、この方法が好ましい。これは時間と材
料費の節約となる。主表面の片方しか予備整形されない
場合は、もう一方の主表面を保護するために厚い保護層
が用いられる。このような保護層とそれを形成する方法
とは、当技術では周知のものである。
【0025】以上、凹面または腕形の形状を有する基板
とそれを形成する方法とが提供されたことが理解頂けよ
う。この凹面形状は基板を研磨する前に形成される。基
板が研磨されると、従来の開始基板に比べ平面度が強化
された開始基板が提供される。
【図面の簡単な説明】
【図1】従来技術による半導体基板の拡大断面図であ
る。
【図2】本発明による半導体基板の拡大断面図である。
【図3】図2の半導体基板を形成する装置の概略図であ
る。
【符号の説明】
30 基板形成装置 31 タンク 32 エッチング液 33 バッフル板 34 (バッフル板の)穴 36 吸い込み管路 38 貯蔵漕 39 供給管路 41 ホルダ 42 基板 43 入口 44 モータ 46 駆動手段 48 戻り管路 51 タンクの幅 52 ホルダとバッフル板との間隔 54 ホルダと基板の回転方向 56 エッチング液の流れ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アール・ダブリュー・オニール アメリカ合衆国アリゾナ州スコッツデー ル、イースト・エア・リブレ・レーン6802 (72)発明者 ジェームス・エス・パーソンズ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・オーク・ストリート6920 (72)発明者 シンディー・ウェルト アメリカ合衆国アリゾナ州スコッツデー ル、ノース・エィティファースト14022 (72)発明者 ジョージ・ダブリュー・バイレー アメリカ合衆国アリゾナ州ギルバート、ウ ェスト・レア・レーン958

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 研磨のために半導体基板を予備整形する
    方法であって:第1主表面(21)と、前記第1主表面
    の反対側に位置する第2主表面(22)とを有する半導
    体基板(20)を設ける段階;および前記第1主表面
    (21)と前記第2主表面(22)の1つが、半導体基
    板の研磨前に凹面形状を有するように前記半導体基板を
    整形する段階;によって構成されることを特徴とする方
    法。
  2. 【請求項2】 研磨に備えて半導体ウェーハを整形する
    工程であって:第1主表面(21)と、前記第1主表面
    の反対側に位置する第2主表面(22)とを有する半導
    体ウェーハ(20)をエッチング液(32)内に配置す
    る段階;および前記第1主表面(21)および前記第2
    主表面(22)が凹面形状を有するように前記半導体ウ
    ェーハ(20)を前記エッチング液(32)内でエッチ
    ングする段階;によって構成されることを特徴とする工
    程。
  3. 【請求項3】 その後の研磨に備えて基板を予備整形す
    る方法であって:エッジ部(24)と中央部(23)と
    を有する基板(20)を設ける段階;およびエッジ部
    (24)が中央部(23)より厚くなるように前記基板
    (20)を整形して、前記基板(20)がエッジ部(2
    4)から中央部(23)に向かうに従って漸進的に薄く
    なる厚みを有するようにする段階;によって構成される
    ことを特徴とする方法。
JP8165246A 1995-06-26 1996-06-04 半導体基板を研磨のために予備整形する方法とその構造 Pending JPH0917757A (ja)

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Application Number Priority Date Filing Date Title
US49451095A 1995-06-26 1995-06-26
US512050 1995-08-07
US494510 1995-08-07
US08/512,050 US5968849A (en) 1995-06-26 1995-08-07 Method for pre-shaping a semiconductor substrate for polishing and structure

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JPH0917757A true JPH0917757A (ja) 1997-01-17

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EP (1) EP0750967A3 (ja)
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TW (1) TW357405B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11302878A (ja) * 1998-04-21 1999-11-02 Speedfam-Ipec Co Ltd ウエハ平坦化方法,ウエハ平坦化システム及びウエハ
DE19841473A1 (de) * 1998-09-10 2000-03-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer hochebenen Halbleiterscheibe
JP2000124235A (ja) * 1998-10-16 2000-04-28 Oki Electric Ind Co Ltd 樹脂封止半導体装置
US6162702A (en) * 1999-06-17 2000-12-19 Intersil Corporation Self-supported ultra thin silicon wafer process
DE102005043657B4 (de) * 2005-09-13 2011-12-15 Infineon Technologies Ag Chipmodul, Verfahren zur Verkapselung eines Chips und Verwendung eines Verkapselungsmaterials
DE102009037281B4 (de) * 2009-08-12 2013-05-08 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
US8602482B2 (en) * 2011-03-30 2013-12-10 GM Global Technology Operations LLC Closure assembly and method of manufacturing same
RU2536328C2 (ru) * 2013-04-01 2014-12-20 Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации Способ утоньшения фоточувствительного слоя матричного фотоприемника
SE539659C2 (sv) 2014-05-27 2017-10-24 Scania Cv Ab Växellåda för fordon samt fordon, som innefattar en sådan växellåda
WO2015183159A1 (en) 2014-05-27 2015-12-03 Scania Cv Ab Gearbox for vehicles and vehicles comprising such a gearbox
CN110962039A (zh) * 2018-09-29 2020-04-07 康宁股份有限公司 载体晶片和形成载体晶片的方法
CN110010458B (zh) * 2019-04-01 2021-08-27 徐州鑫晶半导体科技有限公司 控制半导体晶圆片表面形貌的方法和半导体晶片

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2865125A (en) * 1954-11-22 1958-12-23 Turco Products Inc Apparatus for selectively contouring a metal part by etching
DE1621510A1 (de) * 1967-03-23 1971-04-29 Siemens Ag Loesungsmittelgemisch mit Salpetersaeure und Flusssaeure zum nasschemischen AEtzen von Silizium
JPS4936792B1 (ja) * 1970-10-15 1974-10-03
US3914846A (en) * 1972-06-15 1975-10-28 Us Navy High density InSb PV IR detectors
US3964957A (en) * 1973-12-19 1976-06-22 Monsanto Company Apparatus for processing semiconductor wafers
US3977926A (en) * 1974-12-20 1976-08-31 Western Electric Company, Inc. Methods for treating articles
US4251317A (en) * 1979-04-30 1981-02-17 Fairchild Camera And Instrument Corporation Method of preventing etch masking during wafer etching
JPS6056868A (ja) * 1983-09-08 1985-04-02 Nec Corp 研摩装置
US4579760A (en) * 1985-01-08 1986-04-01 International Business Machines Corporation Wafer shape and method of making same
JPS6239173A (ja) * 1985-08-14 1987-02-20 Nec Corp ウエハ研摩装置
FR2625190A1 (fr) * 1987-12-23 1989-06-30 Trt Telecom Radio Electr Procede de metallisation d'un substrat en silice, quartz, verre, ou en saphir et substrat obtenu par ce procede
US4940507A (en) * 1989-10-05 1990-07-10 Motorola Inc. Lapping means and method
EP0579298B1 (en) * 1992-06-15 1997-09-03 Koninklijke Philips Electronics N.V. Method of manufacturing a plate having a plane main surface, method of manufacturing a plate having parallel main surfaces, and device suitable for implementing said methods
DE4224395A1 (de) * 1992-07-23 1994-01-27 Wacker Chemitronic Halbleiterscheiben mit definiert geschliffener Verformung und Verfahren zu ihrer Herstellung
JP2910507B2 (ja) * 1993-06-08 1999-06-23 信越半導体株式会社 半導体ウエーハの製造方法
JPH08274050A (ja) * 1995-03-29 1996-10-18 Komatsu Electron Metals Co Ltd 半導体ウェハの製造方法

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