KR19980703246A - 실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정 - Google Patents

실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정 Download PDF

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클레이븐 로버트 에이.
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Abstract

기판층(26), 산화물층(28), 장치층(22), 및 장치 웨이퍼(20)를 구성하며 상기 장치층(22)이 상기 장치 웨치퍼(20)와 산화물층(28)사이에 있고 상기 산화물층(28)은 상기 장치층(22)과 기판층(26)사이에 있는 실리콘-절연체 접합 웨이퍼를 형성하고, 상기 장치 웨이퍼(20)가 p+또는 n+전도형이며 약 0.005 내지 약 0.1 ohm-㎝ 범위의 저항을 가지고, 상기 실리콘-절연체 접합 웨이퍼로부터 상기 장치 웨이퍼(20)의 일부를 제거하고 제거후, 상기 장치 웨이퍼(20)의 나머지 부분이 결합없는 표면을 가지며, 상기 장치 웨이퍼(20)의 나머지 부분을 에칭하여 상기 장치층을 노출시키는 실리콘-절연체 웨이퍼 제조 공정

Description

실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정
SOI 접합 웨이퍼는 핸들 또는 기판층, 장치층 및 상기 기판층과 장치층사이에 절연피막을 구성하는 산화피막(층)을 포함하고 있다. 이는 보통 두 개의 반도체 실리콘 웨이퍼로 만들어 지며 각각은 적어도 하나의 광택처리면을 갖는다. 상기 하나 또는 두 웨이퍼의 광택처리면에 산화물층이 형성되어 있고, 상기 광택처리면이 서로 마주보도록 하고 두 웨이퍼사이에 산화물층이 존재하는 상태로 상기 두 웨이퍼가 서로 접합된다. 상기 웨이퍼중 하나가 핸들 웨이퍼를 구성하고, 나머지 하나가 장치웨이퍼를 구성한다. 상기 장치웨이퍼의 노출된 표면은 장치웨이퍼가 얇은 층, 즉 장치층이 될 때까지 연마 및/또는 에칭 그리고 광택연마(polishing)한다. 상기 접합된 웨이퍼를 적당한 온도로 가열하여 접합강도를 높인다.
SOI 기판을 제조하기 위한 여러 가지 방법이 제기되어 왔으나, 모두가 여러 가지 점에서 결점이 있는 것으로 나타났다. 일반적으로, 지금까지 제기된 몇몇 방법에 따르면 두께 변동이 비교적 낮은 결합없는 장치층을 갖는 SOI 웨이퍼가 제조되겠지만, 이들 방법에 의해 제조되는 SOI 웨이퍼는 수율이 비교적 낮고 단가는 비교적 높다. 지금까지 제의된 기타 다른 방법들도 수율이 비교적 높고 단가도 적절하지만, 이들 방법에 의해 제조된 SOI 웨이퍼의 장치층은 사용할 수 없을 정도로 두께 변동이 심하거나 또는 결함을 내포하고 있다.
발명의 요약
본 발명의 목적은 장치층의 두께가 적어도 0.5 ㎛인 SOI 웨이퍼 제조공정을 제공하기 위함이며, 둘째 장치층의 두께 변동이 기판표면을 따라 장치층 두께의 약 10% 를 넘지않는 SOI 웨이퍼 제조공정을 제공하기 위함이고, 셋째 수율이 비교적 높고 단가도 비교적 낮은 SOI 기판 제조공정을 제공하기 위함이다.
따라서, 본 발명의 일 특징에 따르면, 실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정(single-etch stop process)이 제공된다. 이 공정에 따르면, 기판층, 장치 웨이퍼, 장치층, 및 산화물층을 구성하고, 상기 장치 웨이퍼와 산화물층사이에 장치층이 있고 장치층과 기판층사이에 산화물층이 존재하는 실리콘-절연체 웨이퍼가 형성된다. 상기 장치 웨이퍼는 P+도전형이고, 약 0.005 내지 약 0.1 ohm-cm 범위의 저항을 갖는다. 상기 실리콘-절연체 접합 웨이퍼로부터 장치웨이퍼의 일부가 제거되고, 상기 제거후 장치 웨이퍼의 나머지 부분은 결함이 없는 표면을 갖게 된다. 이어서 상기 장치 웨이퍼의 나머지 부분을 에칭하여 장치층을 노출시킨다.
본 발명의 다른 일 구현예에 따라, 상기 장치 웨이퍼가 n+전도형이며 약 0.005 내지 약 0.1 ohm-㎝ 범위의 저항을 가지는 상기 실리콘 절연체 접합 웨이퍼를 형성하는 공정이 제공된다. 상기 장치 웨이퍼의 일부분이 상기 실리콘-절연체 접합 웨이퍼로부터 제거되고, 제거후 상기 장치 웨이퍼의 나머지 부분은 결합없는 표면을 가지게 된다. 이어서 상기 장치 웨이퍼의 나머지 부분을 에칭하여 장치층을 노출시키게 된다.
또한, 본 발명은 실리콘 절연체 접합 웨이퍼를 형성하는 또 다른 공정을 제공한다. 상기 웨이퍼는 기판층, 산화물층, 장치층 및 장치 웨이퍼를 구성하고 있다. 상기 장치층은 상기 장치 웨이퍼와 상기 산화물층사이에 위치하고, 약 0,5 내지 50 ㎛ 범위의 두께를 갖는다. 상기 산화물층은 상기 장치층과 기판층사이에 존재한다. 상기 장치 웨이퍼는 P+또는 n+전도형이며, 약 0.005 내지 약 0.1 ohm-㎝ 범위의 저항을 갖는다. 상기 실리콘 절연체 접합 웨이퍼로부터 상기 장치 웨이퍼의 일부가 제거된다. 제거후, 상기 장치 웨이퍼의 나머지 부분은 결합없는 표면을 가지며 약 10 ㎛ 미만의 전체 두께변동을 갖는다. 불화 수소산과 질산을 함유하고 여기에 초산 또는 인산을 더 함유할 수 있는 에칭조에 상기 실리콘 절연체 접합 웨이퍼를 담구어서 상기 장치 웨이퍼의 나머지 부분을 에칭하여 상기 장치층을 노출시킨다. 필요에 따라 상기 장치 웨이퍼 표면을 적어도 한 번 재활성화시켜 준다. 상기 노출된 장치층을 광택연마하여 광택연마된 실리콘 절연체 웨이퍼를 제조한다.
본 발명의 다른 목적 및 기타 특징들을 다음에 보다 구체적으로 설명한다.
본 발명은 계류중인 미합중국 특허출원 제 08/409,208 호의 계속출원 (CIP) 이다. 본 발명은 실리콘 절연체(SOI : silicon-on-insulator) 기술에 관한 것으로서, 특히 두께 변동을 완화시킨 비교적 두터운 장치층을 갖는 SOI 기판에 관한 것이다.
도 1 은 본 발명의 공정에 사용된 장치 웨이퍼의 절단면을 도시한 개략도.
도 2 는 본 발명의 공정에 사용된 핸들 웨이퍼의 절단면을 도시한 개략도.
도 3 에서 도 7 은 본 발명 공정의 각 단계별로 실리콘 절연체 접합 웨이퍼의 절단면을 도시한 개략도.
상기 도면 전체에 걸쳐서 대응하는 부분에 대해서는 동일한 도면 부호를 사용하였다.
도면에서, 특히 도 1 에서 장치 웨이퍼(20)상에 장치층(22)이 데포지트되어 있고, 장치 웨이퍼(20)는 실리콘이 바람직하다. 상기 장치 웨이퍼(20)는 약 0.005 내지 약 0.1 ohm-cm 범위의 저항을 갖는 P+또는 n+웨이퍼이다. 상기 장치 웨이퍼는 P+붕소 도핑 웨이퍼가 바람직하고, 붕소 농도는 약 1 x 1017내지 약 5 x 1020원자/㎤ 의 범위이며, 더욱 바람직하기는 약 1 x 1018내지 약 3 x 1020원자/㎤ 의 범위이다. 그러나 특정한 사용에 따라, 상기 장치 웨이퍼는 n+웨이퍼일 수도 있으며, 상기 도우펀트는 안티몬, 비소(As) 또는 인(P)이며, 그 도우펀트의 농도는 약 1 x 1017내지 약 5 x 1020원자/㎤ 의 범위이고, 바람직하기는 약 5 x 1018내지 약 5 x 1019원자/㎤ 의 범위이다. 상기 장치 웨이퍼의 저항은 약 0.01 내지 0.02 ohm-cm 의 범위가 바람직하며, 더욱 바람직하기는 약 0.01 내지 0.015 ohm-cm 의 범위이다. 상기 장치 웨이퍼는 약 300 내지 약 800 ㎛ 의 범위의 두께를 가질 수 있으며, 그 직경은 예를 들어, 100, 125, 150, 200 ㎜ 또는 그 이상이어도 좋다.
상기 장치층(22)은 두께 약 0.5 내지 약 50 ㎛, 도전형 및 저항형 (예를 들어, n 또는 P-)으로 하여 본 명세서에서 기술한 선택 에칭제를 이용할 수 있도록 하는 것이 바람직하다. 상기 장치층(22)은 당 기술분야에 공지된 에피택셜 기술을 이용하여 상기 장치 웨이퍼상에 데포지션하는 것이 바람직하며, 가스분자 빔 에피택시(MBE), 고진공 화학증착(UHCVD), 저압 화학증착(CVD), 또는 대기압 화학 증착(APCVD) 기술이 있다. 고온(예를 들어, 적어도 약 900 ℃) 수소 프리베이크(prebake)와 같은 표준 프리(pre) 에피택셜 세정 단계를 선택적으로 이용할 수도 있다. 또한, 선택적으로 상기 에피택셜 층(22)에 산화물층을 형성시킬 수 있다.
도 2 에 도시된 바와 같이, 핸들 웨이퍼(24)는 장치 웨이퍼(20)에 대응하는 직경을 가지는 것이 바람직하다. 상기 핸들 웨이퍼(24)는 기판층(26)과 산화물층(28)을 구성한다. 상기 기판층(26)은 지지와 다루기에 적합한 재질로 할 수 있고, 예를 들어 원소 반도체 재료, 화합물 반도체 재료, 다결정 실리콘, 석영과 같은 유리질 재료, 또는 알루미늄 산화물, 알루미늄 질화물 또는 실리콘 탄화물과 같은 세라믹 재료가 포함된다. 실리콘이 상기 기판층으로 바람직한 재질이다. 그러나 상기 핸들 웨이퍼는 단순히 SOI 접합 웨이퍼를 다루기 위한 수단으로 기능하기 때문에, 상기 기판층은 저가의 실리콘이어도 좋다. 기판층이 도전형인지 저항형인지는 중요하지 않다. 상기 기판층(26)은 패턴을 형성시켜도 좋고 그렇지 않아도 좋으며 소정의 두께를 가질 수 있다. 본 발명을 실시하는 데 있어서 두께 제어가 중요한 것은 아니지만, 전체적으로 균일한 두께가 바람직하며 전체적인 두께 변동은 약 10 ㎛ 정도 또는 그 이하가 되어야 한다. 산화물층(28)이 상기 기판층(26)위에 성장되어 기판층(26)을 둘러싸고 있고, 그 두께는 약 50 ㎚ 내지 5 ㎛ 가 바람직하다.
도 3 에 도시된 바와 같이, 상기 장치 웨이퍼(20)가 장치층(22)이 핸들 웨이퍼(24)의 위면에 중첩되어 상기 산화물층(28)에 접촉하도록 상기 장치 웨이퍼(20)가 상기 핸들 웨어퍼(24)위에 위치한다. 상온에서 상기 장치층(22)이 산화물층(28)에 접합되어 도면부호 (30) 으로 표시된 접합 웨이퍼를 형성한다. 이어서 고온으로 어닐링하여 그 접합 강도를 높여 준다. 도 3 에 도시된 바와 같이, 장치 웨이퍼(20)의 윗면(32)은 노출되어 있다.
장치층(22)을 노출시키기 위한 일련의 단계를 통해 상기 장치 웨이퍼(20)는 상기 실리콘-절연체 접합 웨이퍼(30)로부터 제거된다. 장치 웨이퍼(20)의 전체 두께를 단지 기계적인 방법만으로도 제거할 수 있으나, 이러한 방법은 노출된 장치층(22)의 표면을 거칠게 하여 쓸모가 없게 된다. 또한, 선별 에칭기술만을 이용하여 상기 장치 웨이퍼의 전체 두께를 제거하는 것도 본 발명의 범위에 포함되지만, 상기 에칭제는 전형적으로 에칭 속도가 느리고, 따라서 장치 웨이퍼(20)를 제거하는 데에 상당한 시간이 걸린다.
따라서 처리량을 극대화하는 동시에 쓸모있는 장치 웨이퍼(20) 표면을 얻을 수 있는 바람직한 일 구현예로서, 상기 장치 웨이퍼(20)의 일부를 우선 기계적인 방법으로 상기 접합 웨이퍼(30)로부터 제거하고, 이어서 장치 웨이퍼(2)의 나머지 부분을 에칭하여 제거하므로써 장치층(22)을 노출시킨다. 그러나 중요한 점은 기계적인 제거에 의한 거친 표면과 손상부위는 에칭하기 전에 소거되어야 한다. 즉, 장치 웨이퍼(20)의 상기 첫 번째 제거후, 장치 웨이퍼(20)의 남은 부분은 결함없는 표면이어야 한다. 본 명세서에서 말하는 결함없는(defect-free)이란 말은 금속 실리사이드(silicide)와 같은 석출 산화물이 없고, 또한 적층 결함, 부분 전위 루프 및 나선 전위와 같은 결정 결함이 없음을 의미한다.
도 3 에서, 장치 웨이퍼(20)의 윗면(32)은 D46 연마휠(독일연방공화국, 뉘른베르그, Genauigkeits Machinenbau Nurnberg 사 제품) 또는 320 그리트 연마휠(Disco Hi-Tec America, Inc. 사 제품)과 같이 비교적 조대한 연마휠을 이용한 종래의 연마기로 연마하여 상기 장치 웨이퍼를 얇게 한다. 상기 조질연마 단계에서는 상기 장치 웨이퍼의 전부가 아니라 대부분이 제거된다. 상기 조질연마 단계에서 제거되는 재료의 양은 부분적으로 상기 조질연마 및 조질연마중 발생한 표면 거칠기와 손상을 제거하기 위해 요구되는 추가의 공정 단계후, 실리콘 표면의 전체적인 조도 RT에 의해 결정된다. 상기 조질연마 단계후의 평균 표면조도 Ra는 약 0.5 ㎛ 미만이 바람직하고, 더욱 바람직하기는 약 0.3 ㎛ 미만이며, 상기 조질연마 단계후의 전체 표면조도 RT는 약 5 ㎛ 미만이 바람직하며 더욱 바람직하기는 약 3 ㎛ 미만이다. 조질연마된 표면의 평균조도 Ra와 전체 표면조도 RT는 프러필러미터를 사용하여 측정할 수 있고 평균조도 Ra는 1 평방 센티미터 면적에 대해 측정한다.
상기 조질연마 단계에서 발생된 표면거침과 손상을 제거하기 위해 상기 장치 웨이퍼는 2차 연마 단계, 즉 정밀 연마단계를 거치는 것이 바람직하다. 정밀연마를 위해서는, 1200 메쉬의 마무리 연마휠을 사용할 수 있다. 상기 정밀 연마단계에서 제거되는 재료의 양은 상기 조질연마 단계후 실리콘 표면의 전체 표면조도 RT의 적어도 약 3 배가 바람직하며 더욱 바람직하기는 약 5배로 하는 것이다. 상기 조질연마 단계후 실리콘 표면의 전체 표면조도 값 RT가 약 3 내지 약 5 ㎛이라면, 상기 정밀 연마단계에서 제거되는 재료의 양은 약 10 내지 약 15 ㎛이고 더욱 바람직하기는 약 13 내지 약 15 ㎛ 이다. 그러나 정밀연마 그 자체도 실리콘 표면에 거칠기와 손상을 부여하며, 일반적으로 정밀연마 단계후의 실리콘 표면은 0.1 ㎛미만, 더욱 바람직하기는 약 0.02 ㎛미만의 평균 표면조도를 가질 것이며, 약 0.75 ㎛미만의 전체 표면조도, 보다 바람직하기는 약 0.4 ㎛미만의 전체 표면조도를 가지게 될 것이다. 정밀 연마표면에 대한 평균조도 Ra와 전체 표면조도 RT는 ㎚ 또는 그 이하의 조도값을 측정할 수 있는 프러필러미터를 사용하여 측정할 수 있고 평균조도 Ra는 1 평방 센티미터 면적에 대해 측정한다.
도 4 에 도시된 바와 같이, 연마후 얇아진 장치 웨이퍼(20)는 노출면(34)을 가지며 약 20 내지 약 35 ㎛, 더욱 바람직하기는 약 25 내지 약 30 ㎛의 두께를 갖는다. 또한, 직경 200 ㎜ 웨이퍼에 대해 연마된 웨이퍼의 전체 두께 변동(TTV)을 최소화하기 위해 상기 연마공정이 제어되어야 하며, 예를 들면 상기 TTV 는 약 10 ㎛ 미만, 더욱 바람직하기는 약 5 ㎛ 미만, 더욱 바람직하기는 약 2 ㎛ 미만, 더욱 바람직하기는 약 0.8 ㎛ 미만, 가장 바람직하기는 약 0.5 ㎛ 미만이어야 한다.
상기 얇아진 장치 웨이퍼의 연마표면에 광택연마를 실시하여 상기 연마 단계들에 의해 장치 웨이퍼(20)의 노출면(34)에 야기된 손상을 제거하는 것이 바람직하다. 상기 광택연마는 종래의 광택연마 장치를 이용하며 안정화된 콜로이드 실리카졸(Delaware, Wilmington에 소재한 E.I. du Pont de Nemours Company사, Illinois, Naperville에 소재한 Nalco Chemical Co.사, 및 Illinois Tuscolo에 소재한 Cabot Corp.사 제품)과 같이 시판되는 광택 슬러리를 이용하여 실시하므로써, 광간섭계를 이용하여 1 ㎜ x 1 ㎜ 주사(scan)로 측정하였을 때 평균조도 10 Å미만 더욱 바람직하기는 1 Å미만의 평균조도를 갖도록 한다.
상기 광택연마 단계중에 제거되어야 하는 실리콘의 양은 연마단계후 남은 모든 결정 손상을 제거하여 상기 노출면(34)이 실질적으로 결합없도록 충분하여야 한다. 일반칙으로서, 상기 제거되어야 하는 실리콘의 양은 정밀 연마후 실리콘 표면의 전체 표면조도의 약 10 배가 넘도록, 즉 10 x RT(RT는 정밀 연마후 실리콘 표면의 전체 표면조도) 가 되도록 해야 한다. 상기 법칙에 따르면, 상기 광택연마 단계중에 제거되는 실리콘의 양은 약 10 내지 약 25 ㎛ 이 될 것이다. 상기 정밀연마 단계에서 상기 노출면(34)을 충분히 매끄럽게 해준다면, 광택연마 단계중에 제거할 필요가 있는 실리콘의 양은 약 1 내지 약 20 ㎛ 의 범위가 될 것이다. 따라서, 일반적으로 광택연마중 100 ㎛ 또는 그 이상을 제거하는 것이 결합없는 표면을 만드는데에 충분하다. 표면의 결합 유무는 당 기술분야의 공지된 기술을 이용하여 결정할 수 있으며, 예를 들어 광택연마된 표면을 세척한 후 밝은 빛 또는 자동 레이저검사를 이용할 수 있다.
기계적으로 장치 웨이퍼(20)를 제거하는 대신에, 예를 들어 CP-4로 알려진 중량비 3:5:3 분의 비율로 불화수소산, 질산 및 초산을 구성하는 에칭액을 이용한 비선택적 고속 화학에칭법으로 상기 장치 웨이퍼의 상당부분을 제거할 수 있다. CP-4 는 분당 약 80 ㎛ 의 속도로 실리콘을 에칭제거한다. 상기 에칭액에서 초산에 더하여 또는 대신하여 인산을 사용할 수도 있다. 이어서 상기 장치 웨이퍼의 나머지 부분을 전술한 바와 같이 평탄 연마, 광택연마 또는 평탄연마와 광택연마를 조합하여 제거할 수 있다. 비선택적 에칭제를 선정하였으면, 상기 장치층에 도달하기 전에 에칭을 중단하도록 주의를 기울려야 한다. 장치 웨이퍼(20)의 일부가 어떤 방법으로 제거되든지, 에칭하기 전의 장치층의 두께는 약 1 내지 약 50 ㎛ 의 범위이어야 한다.
도 5 에서, 상기 접합 웨이퍼(3)의 원주부분는 연마후 광택연마하기 전에 선택적으로 장치층과 산화물층간에 층분리가 야기되었을 수도 있는 모서리 여분(36, 38)을 제거하여 다듬을 수도 있다. 제거된 모서리 여분의 폭 W(도 6)는 대략 2 내지 10 ㎜이다. 또한, 상기 접합 웨이퍼의 원주변을 각도 θ로 연마하여 경사진 모서리(40)를 형성하므로써 그 모서리의 귀퉁이에 입자들이 달라붙는 것을 최소화하는 것이 바람직하다. 상기 접합 웨이퍼(30)의 원주변을 연마, 습식 또는 건식 에칭, 또는 화학적/기계적 광택연마 공정으로 제거할 수도 있다. 상기 연마 제거공정 전에 마스킹(42)을 하므로써 상기 연마제거 공정중에 발생하는 부스러기가 P+장치 웨이퍼(20) 및 장치층(22)에 흡집(pit)을 내거나 또는 손상시키는 것을 방지한다. 상기 접합 웨이퍼(30)의 원주변이 연마제거된 후, 접합 웨이퍼의 윗면으로 부터 상기 마스킹(42)을 벗겨낸다.
도 7 에서, 상기 연마, 광택 및 선택적으로 모서리 제거된 장치 웨이퍼(20)를 적절한 에칭제에 담구어서 장치층(22)을 에칭하지 않고 장치 웨이퍼(20)의 나머지 부분을 선택적으로 에칭한다. 상기 에칭제는 당 기술 분야 공지된 것이다. 예를 들어, 상기 장치 웨이퍼(20)가 전술한 농도로 붕소가 도핑된 P+붕소 도핑 재료일 경우, 적절한 에칭제로서는 약 20 내지 30 ℃의 온도에서 중량비 1:3:6-12 분의 비율로, 더욱 바람직하기는 중량비 1:3:8 분으로 혼합한 불화수소산, 질산 및 초산 혼합물이 있다. 에칭 성능을 향상시키기 위해 3M 사가 제조하는 FC-193과 같은 계면활성제를 첨가할 수도 있다.
전형적으로 자기촉매 억제효과(autocatalytic poisoning)에 의해 에칭 속도가 감소될 것이며, 결국 약 몇 100 ㎚(즉 약 200 내지 300 ㎚)의 실리콘이 표면으로부터 에칭된 후 에칭이 멈추게 된다. 에칭되는 장치 웨이퍼(20)의 표면에서 발생하는 기포가 기포 트랙(bubble track)을 형성하여 더 이상의 에칭을 차단하여 버리며, 특히 접합 웨이퍼(30)의 방향이 장치 웨이퍼(20)의 노출면(34)이 수직면상에 존재하도록 되어 있을 때 상기 현상이 발생한다. 상기 노출면(34)이 경사지도록 상기 접합 웨이퍼를 위치시킴으로써 상기 문제점을 최소화할 수 있다. 또한, 주기적으로 상기 웨이퍼를 회전시켜주는 것도 바람직하다.
더욱이, 과산화 수소 또는 오존 또는 기타 다른 회복제(reconditioning agent)를 첨가하여 연속적으로 상기 에칭제를 회복시킬 수 있고, 또는 이와는 달리 상기 에칭제로 부터 웨이퍼를 꺼집어 내어서 물, 산화수(oxygenated water), 오존수(예를 들면 약 1-2 중량%의 오존)에 담구거나 또는 공기 또는 기타 산화 분위기 또는 산화성 유체에 약 1 내지 약 10 초간, 바람직하기는 약 1 내지 약 5 초간 노출시킴으로써 단속적으로 회복시켜 줄 수도 있다. 상기 재활성화된 표면을 다시 상기 에칭액에 담구면 또다시 몇 100 ㎚가 제거될 때까지 에칭이 활발하게 진행된다.
상기와 같이, 표면을 재활성화시키고 재활성화된 표면을 에칭액에 담구는 과정은 상기 장치 웨이퍼(20)가 제거되고 장치층(22)이 노출되어 어떠한 공기/물 노출도 표면을 재활성화시키지 않는 때까지 계속된다. 일반적으로 상기 에칭 단계에서 제거되는 실리콘의 양은 약 3 ㎛, 바람직하게는 약 3 내지 약 10 ㎛이다.
상기와는 달리, 상기 연마, 광택 및 선택적으로 모서리 제거된 장치 웨이퍼(20)는 회전척 및 분무기를 이용하여 에칭할 수도 있다. 본 구현예에서는, 장치 웨이퍼를 상기 회전척에 장착하여 회전시킨다. 이동식 아암에 부착된 노즐 어레이를 통해 에칭제를 분무하여 회전하는 웨이퍼의 표면으로 향하도록 한다. 노출 어레이의 방위, 위치 및 운동, 웨이퍼의 회전 속도, 에칭제의 조성, 및 에칭제의 분무 속도를 제어하여 균일하고 제어된 속도의 에칭을 달성할 수 있다. 또한, 에칭제 대신에 노즐 어레이를 통하여 물, 산화수 또는 오존수, 여과공기 등을 투입하므로써 상기 표면을 재활성화시킬 수 있다(자기촉매 억제효과가 야기될 경우). 에칭이 종료되면, 상기 웨이퍼를 회전시켜 건조시킨다.
전형적으로 상기 에칭된 표면은 미미하게 얼룩이 질 수도 있다. 상기 얼룩을 제거하기 위해서는, 상기 노출된 장치층에 터취(touch) 광택연마를 가한다. 즉, 예를 들어 종래의 광택연마 장치와 묽은 암모니아 안정화 콜로이드 실리카 슬러리와 같은 시판되는 슬러리를 이용한 화학/기계적 광택연마 공정으로 단지 약 100 ㎚ 내지 약 1 ㎛, 바람직하기는 약 200 ㎚ 내지 약 400 ㎚ 의 실리콘을 제거한다. 바람직한 암모니아 안정화 콜로이드 실리카 슬러리는 시판되는 Glanzoz 3900(일본국 Aichi Pref. 452의 Fujimi Incorporated 사 제품)이다. Glanzox 3900 은 실리카 함량이 약 8 내지 약 10%이고 입도는 약 0.025 내지 약 0.035 ㎛이다. 상기 암모니아 안정화 실리카 슬러리를 사용하기 전에 희석하지 않으면, 광택연마된 웨이퍼는 묽은 슬러리도 처리한 웨이퍼만큼 평활하지 않을 것이다. 약 10 분의 탈이온수에 약 1 분의 실리카 슬러리로 희석하는 것이 바람직하다.
상기와는 달리 에칭 방법으로 상기 얼룩을 제거할 수도 있다. 예를 들면, 체적비 약 1:200 분의 비를 갖는 불화수소산(HF) 및 질산(HNO3) 수용액(각각 물에 희석된 49 wt% HF 및 물에 희석된 69 wt% HNO3로서 공급)과 같은 광택 에칭제로 상기 얼룩진 표면을 에칭하는 것이 효과적일 수 있다.
상기 터취 광택연마후, 상기 장치층(22)은 약 0.5 내지 약 50 ㎛의 두께를 가지며, 그 표면은 광택연마된 종래의 실리콘 웨이퍼의 특성을 갖게 된다. 즉 상기 장치층의 표면이 광간섭계 또는 원자 현미경을 이용한 약 1 ㎛2주사면에 대해 약 0.5 내지 1 Å을 넘지않는 평균조도 Ra를 가지며, 약 3 ㎛ 이하의 장치층의 두께에 대해 장치층의 최대 두께의 약 10% 인 TTV 및 3 내지 50 ㎛의 장치층 두께에 대해 장치층의 최대 두께의 약 10% 미만의 TTV를 갖는다.
장치층에 잔류 붕소를 흡수(getter)하기 위해, 상기 광택연마된 표면을 약 900 ℃이상의 온도에서 가열하여 산화시킬 수 있다. 모든 붕소는 산화물로 분리되며 이 산화물은 예를 들면, 불화수소산을 함유한 수용액을 사용하여 벗겨낸다.
전술한 바와 같이, 상기 장치 웨이퍼의 장치층과 핸들 웨이퍼의 산화물층간의 접합강도를 증진하기 위해 상온 접합 단계후 즉시 고온 아닐링 단계를 실시할 수도 있다. 그러나, 이와는 달리 장치 웨이퍼를 에칭하여 제거하고 장치층을 노출시킨 후 고온 어닐릴 단계를 수행해도 좋다. 장치 웨이퍼를 제거한 후, 고온 어닐링 단계를 수행하는 것이 P+장치 웨이퍼로부터 장치층으로 붕소가 확산되는 것을 최소화할 수 있어서 유리하다.
전술한 내용으로 부터, 본 발명의 여러 가지 목적이 성취되고 기타 유익한 결과가 얻어질 수 있음을 알 수 있다. 전술한 구조 및 공정은 본 발명의 범위를 벗어나지 않고서도 여러 가지로 변형시킬 수 있으므로, 본 명세서에 기술되어 있고 첨부 도면에 나타난 모든 내용은 본 발명의 예시로 보아야 하며 본 발명을 한정하기 위한 것이 아니다.

Claims (9)

  1. 실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정으로서,
    기판층, 산화물층, 장치층, 및 장치 웨이퍼으로 이루어 지며, 상기 장치층은 상기 장치 웨이퍼와 산화물층사이에 있고, 상기 산화물층은 상기 장치층과 기판층사이에 있으며, 상기 장치 웨이퍼가 P+전도형이며 약 0.005 내지 약 0.1 ohm-㎝ 범위의 저항을 가지는 실리콘-절연체 접합 웨이퍼를 형성하는 단계와,
    상기 실리콘 절연체 접합 웨이퍼로부터 상기 장치 웨이퍼의 일부를 제거하고 제거후, 상기 장치 웨이퍼의 나머지 부분이 결합없는 표면을 갖도록 하는 단계 및,
    상기 장치 웨이퍼의 나머지 부분을 에칭하여 상기 장치층을 노출시키는 단계를 갖는 것을 특징으로 하는 공정.
  2. 제 1 항에 있어서, 상기 장치 웨이퍼가 적어도 약 1 x 1017원자/㎤의 붕소 농도를 갖는 것을 특징으로 하는 공정.
  3. 제 1 항에 있어서, 상기 장치 웨이퍼의 일부를 제거한 후, 상기 장치 웨이퍼의 나머지 부분이 약 10 ㎛ 미만의 전체 두께 변동을 갖는 것을 특징으로 하는 공정.
  4. 제 1 항에 있어서, 상기 노출된 장치층를 광택연마하여 광택연마된 실리콘-절연체 웨이퍼를 형성하는 단계를 더 가지며, 상기 노출된 장치층이 광택연마될 때 약 1㎛ 이하의 실리콘이 제거되는 것을 특징으로 하는 공정.
  5. 제 4 항에 있어서, 상기 광택연마된 실리콘-절연체 웨이퍼가 상기 장치층의 최대 두께의 10% 를 넘지않는 전체 두께변동을 갖는 것을 특징으로 하는 공정.
  6. 제 1 항에 있어서, 상기 장치 웨이퍼의 나머지 부분이 에칭된 후, 상기 실리콘-절연체 접합 웨이퍼에 고온 어닐링을 실시하는 단계를 더 갖는 것을 특징으로 하는 공정.
  7. 실리콘 절연체 웨이퍼의 제조를 위한 싱글-에치 스톱 공정으로서,
    기판층, 산화물층, 장치층 및, 장치 웨이퍼로 이루어 지며, 상기 장치층은 상기 장치 웨이퍼와 산화물층사이에 있고, 상기 산화물층은 상기 장치층과 기판층사이에 있으며, 상기 장치 웨이퍼가 n+전도형이며 약 0.005 내지 약 0.1 ohm-㎝ 범위의 저항을 가지는 실리콘 절연체 접합 웨이퍼를 형성하는 단계와,
    상기 실리콘 절연체 접합 웨이퍼로부터 상기 장치 웨이퍼의 일부를 제거하고 제거후, 상기 장치 웨이퍼의 나머지 부분이 결합없는 표면을 갖도록 하는 단계 및,
    상기 장치 웨이퍼의 나머지 부분을 에칭하여 상기 장치층을 노출시키는 단계를 갖는 것을 특징으로 하는 공정.
  8. 기판의 표면으로부터 실리콘을 에칭하기 위한 공정으로서,
    불화수소산과 질산으로 이루어 지며, 초산 또는 인산을 더 갖는 에칭제를 상기 표면에 접촉시키는 단계와,
    공기 또는 기타 산화성 유체에 상기 표면을 노출시키거나 또는 물에 상기 표면을 담구어서 상기 표면을 재활성화시키고, 그 후 상기 에칭제에 상기 표면을 다시 접촉시키는 단계를 갖는 것을 특징으로 하는 공정.
  9. 기판의 표면으로부터 실리콘을 에칭하기 위한 공정으로서,
    불화수소산과 질산으로 이루어 지며, 초산 또는 인산을 더 갖는 에칭제를 상기 표면에 접촉시키는 단계와,
    에칭조에 과산화물 또는 기타 회복제를 첨가하여 에칭조를 회복시키는 단계를 갖는 것을 특징으로 하는 공정.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026736A (ko) * 2018-08-29 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 절연체 상 반도체(soi) 기판을 형성하는 방법
KR20210156817A (ko) * 2018-11-30 2021-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 무금속 soi 웨이퍼의 제조 방법

Families Citing this family (248)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018058B2 (en) * 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US8058142B2 (en) * 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
JP3114643B2 (ja) 1997-02-20 2000-12-04 日本電気株式会社 半導体基板の構造および製造方法
SG71903A1 (en) * 1998-01-30 2000-04-18 Canon Kk Process of reclamation of soi substrate and reproduced substrate
ATE268943T1 (de) * 1998-02-04 2004-06-15 Canon Kk Soi substrat
DE19810828A1 (de) * 1998-03-12 1999-09-16 Siemens Ag Verfahren zum Bonden von zwei Wafern
DE19842709A1 (de) * 1998-09-17 2000-03-30 Siemens Ag Polierflüssigkeit zum Polieren von Bauelementen, vorzugsweise Wafern, insbesondere zum Chemisch-Mechanischen Polieren derartiger Bauelemente
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
JP4103391B2 (ja) * 1999-10-14 2008-06-18 信越半導体株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
US20100133695A1 (en) * 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
FR2851079B1 (fr) * 2003-02-12 2005-08-26 Soitec Silicon On Insulator Structure semi-conductrice sur substrat a forte rugosite
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US20100190334A1 (en) * 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
US7129172B2 (en) * 2004-03-29 2006-10-31 Intel Corporation Bonded wafer processing method
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
US20060170076A1 (en) * 2005-02-02 2006-08-03 Lsi Logic Corporation Apparatus, system, and method for reducing integrated circuit peeling
US8367524B2 (en) * 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
FR2899594A1 (fr) 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
US8420550B2 (en) * 2006-12-15 2013-04-16 Semiconductor Manufacturing International (Shanghai) Corporation Method for cleaning backside etch during manufacture of integrated circuits
DE102007025649B4 (de) * 2007-07-21 2011-03-03 X-Fab Semiconductor Foundries Ag Verfahren zum Übertragen einer Epitaxie-Schicht von einer Spender- auf eine Systemscheibe der Mikrosystemtechnik
JP4951580B2 (ja) * 2008-04-21 2012-06-13 ラピスセミコンダクタ株式会社 半導体ウエハの製造方法
US8399336B2 (en) * 2008-08-19 2013-03-19 International Business Machines Corporation Method for fabricating a 3D integrated circuit device having lower-cost active circuitry layers stacked before higher-cost active circuitry layer
US8298914B2 (en) 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
US8129256B2 (en) 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8633090B2 (en) * 2009-07-10 2014-01-21 Shanghai Simgui Technology Co., Ltd. Method for forming substrate with buried insulating layer
JP5795461B2 (ja) * 2009-08-19 2015-10-14 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
KR101134819B1 (ko) 2010-07-02 2012-04-13 이상윤 반도체 메모리 장치의 제조 방법
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US20120129318A1 (en) * 2010-11-24 2012-05-24 Semiconductor Energy Laboratory Co., Ltd. Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
JP5859742B2 (ja) * 2011-04-28 2016-02-16 京セラ株式会社 複合基板
JP5976999B2 (ja) * 2011-05-30 2016-08-24 京セラ株式会社 複合基板
JP5921091B2 (ja) * 2011-06-03 2016-05-24 林純薬工業株式会社 エッチング液組成物およびエッチング方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
JP5978764B2 (ja) * 2012-05-24 2016-08-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
KR20130137475A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 기판 처리방법 및 그에 사용되는 서포트 기판
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11322361B2 (en) * 2014-06-10 2022-05-03 International Business Machines Corporation Selective etching of silicon wafer
US9337064B2 (en) * 2014-09-15 2016-05-10 Micron Technology, Inc. Methods of protecting peripheries of in-process semiconductor wafers and related in-process wafers and systems
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
FR3036223B1 (fr) * 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
KR102515348B1 (ko) * 2015-05-28 2023-03-30 에이지씨 가부시키가이샤 유리 기판 및 적층 기판
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11069560B2 (en) * 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate
US10818488B2 (en) * 2017-11-13 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer structure and trimming method thereof
DE102018132830A1 (de) 2018-12-19 2020-06-25 Blickfeld GmbH Spiegel
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
FR3113182B1 (fr) * 2020-07-31 2022-08-12 Commissariat Energie Atomique Procédé d'assemblage de plaques par collage moléculaire

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3748790A (en) * 1971-08-16 1973-07-31 F Pizzarello Lapping machine and vibratory drive system therefor
US3997381A (en) * 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5298452A (en) * 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
NL8800953A (nl) * 1988-04-13 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
JPH0355822A (ja) * 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5383993A (en) * 1989-09-01 1995-01-24 Nippon Soken Inc. Method of bonding semiconductor substrates
US5213993A (en) * 1989-09-13 1993-05-25 Kabushiki Kaisha Tobisha Method of manufacturing semiconductor substrate dielectric isolating structure
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 Ｓ０１基板の製造方法
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
DE69127582T2 (de) * 1990-05-18 1998-03-26 Fujitsu Ltd Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates
JPH0834198B2 (ja) * 1990-11-28 1996-03-29 信越半導体株式会社 Ｓｏｉ基板における単結晶薄膜層の膜厚制御方法
JPH04266047A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置
US5273829A (en) * 1991-10-08 1993-12-28 International Business Machines Corporation Epitaxial silicon membranes
KR0185234B1 (ko) * 1991-11-28 1999-04-15 가부시키 가이샤 토쿄 세이미쯔 반도체 웨이퍼의 모떼기 방법
US5234535A (en) * 1992-12-10 1993-08-10 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5258323A (en) * 1992-12-29 1993-11-02 Honeywell Inc. Single crystal silicon on quartz
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5310451A (en) * 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026736A (ko) * 2018-08-29 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 절연체 상 반도체(soi) 기판을 형성하는 방법
KR20210156817A (ko) * 2018-11-30 2021-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 무금속 soi 웨이퍼의 제조 방법

Also Published As

Publication number Publication date
WO1996029732A1 (en) 1996-09-26
JPH11502674A (ja) 1999-03-02
EP0815592A1 (en) 1998-01-07
US5937312A (en) 1999-08-10
EP0815592A4 (en) 2000-03-08

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