JP5859742B2 - 複合基板 - Google Patents
複合基板 Download PDFInfo
- Publication number
- JP5859742B2 JP5859742B2 JP2011101290A JP2011101290A JP5859742B2 JP 5859742 B2 JP5859742 B2 JP 5859742B2 JP 2011101290 A JP2011101290 A JP 2011101290A JP 2011101290 A JP2011101290 A JP 2011101290A JP 5859742 B2 JP5859742 B2 JP 5859742B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- composite substrate
- peripheral
- substrate
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
Sapphire)構造がある。このSOS構造を形成する方法として、例えば特許文献1に記
載された技術がある。特許文献1に記載された技術は、平板サファイア基板の全面にシリコン層をエピタキシャル成長させた複合基板を提供するものである。
本発明の複合基板の実施形態の一例である複合基板1について図面を参照しつつ、説明する。図1に示した複合基板1は、支持基板10と、半導体層20とを含んで構成されている。
実施形態では、酸化アルミニウム単結晶(以下、「サファイア」とする)によって形成されている。
10が直接接合されていることにより、放熱性の高い複合基板1とすることができる。さらに、半導体層20として高い結晶性を有するシリコン単結晶を用いることができるので、支持基板10上に格子定数の異なる半導体層を成長させる場合に比べ、半導体層20Aの品質を高めることができる。
本発明の複合基板の実施形態の一例である複合基板1の変形例について説明する。
より、半導体層20が被覆する主部11の上面11aに外部からの衝撃による応力が集中することを抑制することができ、半導体層20を外部衝撃から保護することができる。
本発明の複合基板の実施形態の一例である複合基板1Aについて、図2を用いて説明する。複合基板1Aは、主部11Aおよび周縁部12Aを有する支持基板10Aと半導体層20Aとを備える。支持基板10Aの主部11Aの上面11Aaは、半導体層20Aが位置している被覆領域11xと、半導体層20Aから露出する露出領域11yとを有する。すなわち、厚み方向における断面視において、主部11Aの側面と半導体層20Aの側面とをずらして配置している。なお、この例では、周縁部12Aは、平面視で主部11Aの周囲を囲むように配置されており、主部11Aの露出領域11yは被覆領域11xの周囲を囲むように配置されている。
次に、本発明の第2の実施形態に係る複合基板1Aの変形例について説明する。
部11Aの露出領域11yの算術平均粗さに比べて大きくすることが好ましい。
本発明の複合基板の実施形態の一例である複合基板1Bについて、図3を用いて説明する。複合基板1Bは、主部11Bおよび周縁部12Bを有する支持基板10Bと半導体層20Bとを備える。支持基板10Bの主部11Bの上面11Baは、半導体層20Bが位置している被覆領域11Bxと、半導体層20Bから露出する露出領域11Byとを有する。そして、半導体層20Bの側面は傾斜面となっている。
し、支持基板(10,10A,10B)上に半導体層(20,20A,20B)をエピタキシャル成長させてもよい。
10,10A〜10C・・・支持基板
10a・・・上面
11,11A〜11C・・・主部
11x・・・露出領域
11y・・・被覆領域
12,12A〜12C・・・周縁部
20,20A〜C・・・半導体層
Claims (6)
- 絶縁性材料からなり、中央に位置する主部および周縁に位置する周縁部を有する支持基板と、
前記主部の上面に位置する半導体層とを含み、
前記周縁部は、上面が前記主部の上面よりも下側に位置して厚みが前記主部に比べて薄くなっており、
前記主部の上面は、前記半導体層が位置している被覆領域と、前記半導体層から露出している露出領域とを有する複合基板。 - 前記周縁部の上面の算術平均粗さは、前記主部の上面の算術平均粗さに比べて大きい請求項1に記載の複合基板。
- 前記周縁部は、前記主部の周囲の全体を囲むように位置している請求項1または2に記載の複合基板。
- 前記半導体層の側面は傾斜面となっている請求項1乃至3のいずれかに記載の複合基板。
- 前記露出領域の算術平均粗さは、前記周縁部の上面の算術平均粗さに比べて小さい請求項1乃至4のいずれかに記載の複合基板。
- 前記支持基板はサファイアからなり、前記半導体層はシリコンからなる請求項1乃至5のいずれかに記載の複合基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011101290A JP5859742B2 (ja) | 2011-04-28 | 2011-04-28 | 複合基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011101290A JP5859742B2 (ja) | 2011-04-28 | 2011-04-28 | 複合基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012234912A JP2012234912A (ja) | 2012-11-29 |
JP5859742B2 true JP5859742B2 (ja) | 2016-02-16 |
Family
ID=47434967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011101290A Active JP5859742B2 (ja) | 2011-04-28 | 2011-04-28 | 複合基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5859742B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6154290B2 (ja) * | 2013-10-31 | 2017-06-28 | 京セラ株式会社 | 複合基板 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2658135B2 (ja) * | 1988-03-08 | 1997-09-30 | ソニー株式会社 | 半導体基板 |
JP3352129B2 (ja) * | 1992-12-04 | 2002-12-03 | 株式会社東芝 | 半導体基板の製造方法 |
US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
JPH10242439A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Materials Shilicon Corp | 張り合わせシリコンウェーハおよびその製造方法 |
JP3496508B2 (ja) * | 1998-03-02 | 2004-02-16 | 三菱住友シリコン株式会社 | 張り合わせシリコンウェーハおよびその製造方法 |
JP4529036B2 (ja) * | 1999-09-24 | 2010-08-25 | Sumco Techxiv株式会社 | 半導体用薄膜ウェハの製造方法 |
FR2852445B1 (fr) * | 2003-03-14 | 2005-05-20 | Soitec Silicon On Insulator | Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique |
JP2006173425A (ja) * | 2004-12-17 | 2006-06-29 | Hitachi Cable Ltd | 半導体結晶ウェハ |
FR2920912B1 (fr) * | 2007-09-12 | 2010-08-27 | S O I Tec Silicon On Insulator Tech | Procede de fabrication d'une structure par transfert de couche |
FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
JP2010108988A (ja) * | 2008-10-28 | 2010-05-13 | Citizen Holdings Co Ltd | 接合構造体およびその製造方法 |
FR2938975B1 (fr) * | 2008-11-24 | 2010-12-31 | Soitec Silicon On Insulator | Procede de realisation d'une heterostructure de type silicium sur saphir |
JP2010263084A (ja) * | 2009-05-07 | 2010-11-18 | Sumco Corp | Soiウェーハの製造方法 |
JP2011120005A (ja) * | 2009-12-03 | 2011-06-16 | Canon Inc | 画像処理装置および情報処理装置上のデータ |
-
2011
- 2011-04-28 JP JP2011101290A patent/JP5859742B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012234912A (ja) | 2012-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101299719B1 (ko) | 열적-기계적 효과들을 사용하여 트리밍을 수반한 다중층 구조체의 제조 프로세스 | |
US8298916B2 (en) | Process for fabricating a multilayer structure with post-grinding trimming | |
US9966311B2 (en) | Semiconductor device manufacturing method | |
JP2009277720A (ja) | 半導体装置の製造方法及びエッチング装置 | |
US11041755B2 (en) | Production method for Fabry-Perot interference filter | |
US20110129999A1 (en) | Method for manufacturing semiconductor device | |
JP5859742B2 (ja) | 複合基板 | |
US8754532B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5568824B2 (ja) | 半導体装置の製造方法 | |
JP5692099B2 (ja) | 半導体圧力センサおよびその製造方法 | |
JP5446107B2 (ja) | 素子ウェハおよび素子ウェハの製造方法 | |
JP5976999B2 (ja) | 複合基板 | |
KR20220133904A (ko) | 질화갈륨/다이아몬드 웨이퍼 | |
US20170221705A1 (en) | Composite substrate, semiconductor device, and method for manufacturing thereof | |
JP4654811B2 (ja) | エッチングマスクおよびドライエッチング方法 | |
JP6591240B2 (ja) | デバイスの製造方法 | |
JP6154290B2 (ja) | 複合基板 | |
US9245942B2 (en) | Composite substrate, electronic component, and method of manufacturing composite substrate and electronic component | |
JP2012234911A (ja) | 複合基板の製造方法 | |
TWI471955B (zh) | 半導體封裝件及其製法 | |
CN103531520A (zh) | 浅沟槽隔离的形成方法及半导体结构 | |
JP2013077700A (ja) | 複合基板 | |
JP2011049466A (ja) | 窒化物系半導体素子の製造方法および窒化物系半導体素子 | |
US9245746B2 (en) | Semiconductor composite film with heterojunction and manufacturing method thereof | |
JP2009206257A (ja) | 半導体基板、その製造方法およびこの半導体基板を用いた半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150303 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5859742 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |