JP2009206257A - 半導体基板、その製造方法およびこの半導体基板を用いた半導体装置の製造方法 - Google Patents

Abstract

【課題】薄型化基板においても加工時の割れやかけを防止し、反りやひずみもなく、高精度で信頼性の高い半導体装置を提供する。
【解決手段】複数の半導体素子形成領域を含む半導体基板本体部と、前記半導体基板本体部の周りに形成され、前記半導体基板本体部よりも厚さの厚い枠体部とを具備したことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置、その製造方法およびこの半導体基板を用いた半導体装置の製造方法にかかり、特に薄型基板の補強に関するものである。

近年、電子装置の小型化、薄型化、軽量化への要求に応えて、電子装置に組み込まれる半導体装置においては高密度実装がなされており、小型化、薄型化、軽量化への要求が強くなっている。

一般に、チップ（デバイス）厚さの薄い半導体装置を製造する際には、デバイス厚よりも厚い半導体ウエハを用い、種々の表面側デバイス製造工程を実行しウエハ表面にデバイス構造を作製したのち、ウエハ裏面のバックグラインドやあるいはエッチングを行ってウエハを薄くする。従って、薄型化したウエハ（以下、薄型化ウエハとする）は、多数の処理工程を経て非常に付加価値が高い状態になっているので、ウエハを薄型化した後の製造プロセスでは、不良発生を特に抑制しなくてはならない。

薄型化する前のウエハの外周端部は丸くなっているが、薄型化した後のウエハ（薄型化ウエハ）の外周端部は鋭利な刃状になっている。そのため、薄型化ウエハに対して、通常用いられている樹脂製のキャリアやウエハカセット（以下、キャリア等とする）を用いると、薄型化ウエハの外周端部がキャリア等に突き刺さることがある。その場合、薄型化ウエハをキャリア等のスロット内に押し込む際に、応力により薄型化ウエハが欠けたり割れたりすることがある。

ウエハが割れると、半導体製造装置内での搬送ロボットによるウエハの搬送が失敗するだけでなく、搬送ロボットや半導体製造装置が破損したり、パーティクルが発生したりして、半導体装置の良品率が低下するという不具合が発生する。この不具合を解消するには、キャリア等に薄型化ウエハが突き刺さらないように薄型化ウエハをキャリア等のスロット内に押し込むことができる精度の高い搬送ロボットを導入したり、薄型化ウエハが刺さらないような金属製のキャリア等を用いる必要がある。それ以外にも、薄型化ウエハが半導体製造装置の冶具等に接触した場合にも、ウエハの割れなどが起こることがある。

そこで、このような加工工程中での割れを防ぐために、ウェハ外周部に樹脂を硬化させる構造が提案されている（特許文献１）。この構成によれば、キャリアへの搬送を容易にするとともに、貼り合せ体に適用する際には、支持基板と、その上に貼りあわされる基板との間に薬液が浸透するのを防ぐことができるとしている。

特開２００６−３５２０７８号公報

しかしながら、ディスクリートデバイスでは、半導体基板（ウェハ）が薄く加工されるのは、通常ウェハ表面にデバイスを形成してから、ウェハ裏面から所定の厚みに研削する場合が多く、またウェハを裏面研削した後に裏面電極を形成することが多い。
上記特許文献１の技術をこのような裏面電極形成を想定した技術に適用した場合、補強のために形成された外周部の樹脂が真空状態で形成される裏面電極に悪影響を及ぼす可能性がある。また、裏面電極を形成しない場合にも、真空ピペットのようなものでウェハを把持する際、裏面に回りこんだ樹脂により把持できない場合がある。
このため、裏面電極形成時に補強のために形成した樹脂を除去する必要があるが、樹脂を除去するとウェハ強度が低下してしまうという問題があった。
また、樹脂の硬化時にかかる応力により、薄型化されたウェハに反りや歪が生じるという問題もあった。

本発明は前記実情に鑑みてなされたもので、薄型化基板においても加工時の割れやかけを防止し、反りやひずみもなく、高精度で信頼性の高い半導体装置を提供することを目的とする。
また、裏面電極を有する薄型の半導体装置形成用の半導体基板の信頼性の向上を図ることを目的とする。

そこで本発明の半導体基板は、複数の半導体素子形成領域を含む半導体基板本体部と、前記半導体基板本体部の周りに形成され、前記半導体基板本体部よりも肉厚の枠体部とを具備したことを特徴とする。
この構成により、半導体素子形成領域が薄い場合にも枠体部によって機械的強度を維持することができるため、反りや歪を低減し、加工不良を抑制することができ、高精度で信頼性の高い半導体装置を形成することができる。またより薄型化，大口径化を実現することができる。

また、本発明は、上記半導体基板において、オリフラ面を除く前記半導体基板本体部の周縁全体が前記枠体部で囲まれたものを含む。
この構成により、切削加工による形成が容易で、またこのオリフラ面が応力の逃げ部となり、より低応力化をはかることが可能となる。

また、本発明は、上記半導体基板において、前記半導体基板本体部の周縁全体が前記枠体部で囲まれたものを含む。
この構成により、周縁全体が肉厚の枠体部を構成しているため、強度的にも優れたものとなっている。また、素子領域形成プロセスにおいてもマスクあわせをこの枠体部で行なうようにすることで、別途マスク合わせ用のパターンを形成することなく、マスク合わせを行うことが可能となる。またマスクと半導体基板の素子形成領域表面との距離を容易に高精度に設定することが可能となる。さらにまた、ウェハレベルで実装を行う場合、枠体部を樹脂封止工程におけるダムとして用いることができる。

また、本発明は、上記半導体基板において、前記半導体基板本体部は、前記枠体部の３分の１以下の厚さをもつものを含む。
この構成により、より薄型化をはかることができる。

また、本発明は、上記半導体基板において、前記半導体基板本体部の表面はエッチング面であるものを含む。
この構成により、容易に所望の形状を得ることができる。

また、本発明は、上記半導体基板において、前記半導体基板本体部の表面は切削加工面であるものを含む。
この構成により、所望の表面状態を得ることが出来る。また、半導体基板の中心と切削あるいは研磨盤の中心とを合わせるように設定しておくことで、たとえば６インチ用ウェハの切削あるいは研磨盤を８インチウェハに用いるようにすれば、従来の切削あるいは研磨盤をそのまま用いて加工することができる。

また、本発明は、上記半導体基板において、前記枠体部は、ＳＯＩ構造を有し、前記半導体基板本体部は、前記ＳＯＩ構造の酸化膜上のシリコン層が除去された構造をもつものを含む。
この構成により、製造が容易でかつ高精度の膜厚制御が可能となる。製造に際しては例えば酸化シリコン膜をエッチングストッパとしてシリコン層をエッチング除去することで、容易に膜厚制御が可能となる。

また、本発明は、上記半導体基板において、前記半導体基板本体部と前記枠体部とは同一基板を加工することで形成されたものを含む。
この構成により、前記半導体基板本体部と前記枠体部とは一体形成されているため、接合歪を生じたりすることなく、温度変化にも反りや歪を生じにくい構造を得ることが出来る。

また、本発明は、上記半導体基板において、前記半導体基板本体部の厚さは、１０〜１００μｍであるものを含む。
この構成により、薄型化が可能である。さらに望ましくは８０〜１００μｍ程度である。

また、本発明は、上記半導体基板において、前記枠体部の幅は、１ｍｍ程度であるものを含む。
この構成により、枠体部の存在により強度を維持することができる。この枠体部の幅は、０．５から５ｍｍ程度であるのが、強度を保持しつつ収率の低下を抑制するのに望ましい。この程度とすることで、たとえば６〜８インチウェハの場合、従来は５〜６ｍｍ程度の反りができていたものが１ｍｍ以下に抑制することができる。ここで反りは、ウェハ周縁上の一点を平坦面上に固定したときの対向する点の高さ位置で表すものとする。

また、本発明は、半導体基板を用意する工程と、前記半導体基板の周縁部に枠体部を残して、所定の厚みとなる半導体素子形成領域が凹部を形成するように形状加工する工程とを含む。
この構成により、容易に、強度が高く薄型の半導体基板を得ることができる。

また、本発明は、上記半導体基板の製造方法において、前記形状加工する工程は、オリフラ面を除く前記半導体基板本体部の周縁全体が前記枠体部となるように形状加工する工程を含む。
この構成により、強度を維持しつつ、研削あるいは研磨を容易にすることができる。加工終了後、研削あるいは研磨盤の取り出しが容易となる。

また、本発明は、上記半導体基板の製造方法において、前記形状加工する工程は、前記半導体基板本体部の周縁全体が前記枠体部となるように形状加工する工程を含む。
この構成により、容易に反りのない薄型基板を形成することができる。

また、本発明は、上記半導体基板の製造方法において、前記形状加工する工程は、枠体部を残すようにエッチング加工を行い前記半導体基板本体部を形成する工程を含む。
この構成により、枠体部の形状を自由に設計することができ、高精度の形状加工が可能となる。

また、本発明は、上記半導体基板の製造方法において、前記形状加工する工程は、枠体部を残すように切削加工を行い前記半導体基板本体部を形成する工程を含む。
この構成により、容易に所望の厚さの半導体基板本体部を形成することができる。

また、本発明は、上記半導体基板の製造方法において、酸化膜を形成した第１の半導体基板表面に第２の半導体基板を貼り合わせる貼りあわせ工程と、前記第１の半導体基板を選択的に除去し、前記枠体部は、ＳＯＩ構造を有し、前記半導体基板本体部は、前記ＳＯＩ構造の酸化膜上の第１の半導体基板が除去された構造をもつように形状加工する工程とを含む。
この構成により、酸化膜をエッチングストッパとしてエッチングすることで容易に薄膜化を行なうことが可能となる。

また、本発明は、上記半導体基板を出発材料とし、前記半導体基板本体部に、所望の素子領域を形成する素子領域形成工程と、前記半導体基板本体部の表面および裏面に電極配線を形成する工程と、前記半導体基板本体部を個々の半導体素子に分断すると共に前記枠体部を除去する工程とを含む。
この構成により、半導体素子領域形成後に薄肉化する工程がないため、表面の汚染もなく、信頼性の高い素子形成が可能となる。また、薄型化した状態で素子領域を形成するため、従来のバックグラインディングや裏面エッチングによる薄型化の場合のように素子領域を保護する必要がなく、製造が容易である。

また、本発明は、上記半導体装置の製造方法において、前記素子領域形成工程は、前記枠体部を基準として用いてマスクあわせを行いパターン露光する工程を含む。
この構成により、別途マスクあわせ用のパターンを形成することなくパターン露光を行うことができる。
また、枠体部の頂面がフォトマスクに当接するようにマスクあわせを行いパターン露光するようにしてもよい。
この構成により、フォトマスクと結像面との距離を一定にとることができる。

また、本発明は、上記半導体装置の製造方法において、前記枠体部を除去する工程に先立ち、前記枠体部をダムとして前記素子形成領域に樹脂層を形成する工程を含む。
この構成により、樹脂封止後に分断するため、強度の低下を防ぐことができ、歩留まりの向上をはかることができ、歩留まりの向上をはかることができる。

以上説明してきたように、本発明によれば、高い強度を維持しつつ薄型の半導体基板を得ることができる。
また反りや歪を形成しないため、高精度で信頼性の高い半導体装置を提供することが可能となる。
また加工不良の発生を抑制することができるため、製造歩留まりが向上する。
また、超薄型化と大口径化が可能となる。
さらにまた、側面を樹脂被覆していないため、搬送時に引っかかったり、吸着時に吸着できなかったりするという不都合もない。
裏面電極を形成する必要がある場合にも、樹脂を除去する必要がない。
また、薄型化した状態で素子領域を形成するため、従来のバックグラインディングや裏面エッチングによる薄型化の場合のように素子領域を保護する必要がなく、製造が容易である。

以下本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１の半導体基板１００としてのシリコンウェハは、図１に斜視図を示すように、８インチ径のシリコンインゴットをスライスして研削および研磨を経て形成されたもので、複数の半導体素子形成領域を含む半導体基板本体部１０１と、前記半導体基板本体部１０１の周りに形成され、前記半導体基板本体部１０１よりも肉厚の枠体部１０２とを具備したことを特徴とする。
この半導体基板本体部１０１は、幅１ｍｍ厚さ５００μｍの枠体部１０２に囲まれるように、この肉厚の枠体部１０２を残して、厚さ５０μｍに薄膜化されている。
この構成により、半導体素子形成領域が薄い場合にも枠体部によって機械的強度を維持することができるため、反りや歪を低減し、加工不良を抑制することができ、高精度で信頼性の高い半導体装置を形成することができる。またより薄型化，大口径化を実現することができる。
また、半導体基板本体部の周縁全体が前記枠体部で囲まれており、周縁全体が肉厚の枠体部を構成しているため、強度的にも優れたものとなっている。

次に、このシリコンウェハ（半導体基板１００）を用いた半導体装置およびその製造工程について説明する。
この半導体装置は、図２に図１のＡ−Ａ断面図を示すように、外周部に枠体部１０２を残して薄膜化されたシリコンウェハの半導体基板本体部１０１上に、半導体素子領域１０３を形成することで得られる。この半導体素子は、ＭＯＳＦＥＴであり、Ｎ型シリコンで構成された半導体基板１００の半導体基板本体部１０１にトレンチ（図示せず）を形成し、このトレンチにゲート絶縁膜を介してゲート電極を形成するとともに、表面側にソース領域（図示せず）、半導体基板側にドレイン領域（図示せず）を形成したものである。そして、表面に酸化シリコン膜からなる絶縁膜（図示せず）を形成するとともに、この絶縁膜に開口されたコンタクト窓（図示せず）を介してＰ型の拡散層にコンタクトするように外部接続端子としてアルミニウム薄膜からなる素子電極（図示せず）を形成し、この素子電極表面に、膜厚５μｍのニッケルめっき層と、膜厚０．５μｍの金めっき層とを積層してソース電極およびゲート電極としての電極パッド（ボンディングパッド）を形成したものである。ここでは素子電極を含む素子領域全体を素子領域１０３とした。またこの素子領域の裏面側にはドレイン電極１０４が形成される。

なおここでチップサイズすなわち１素子領域のサイズは１０００μｍ程度、パッドサイズは４００から６００μｍであった。

次にこの半導体装置の製造方法について説明する。
まず、半導体基板の製造方法について説明する。シリコンインゴットをスライスして形成した８インチのＮ型のシリコンウェハ１００Ｍを図３（ａ）に示すように研削し、研磨する。
この後、６インチウェハ用の研磨装置を用いて、この８インチのシリコンウェハの中心部を研削し、厚さ５０μｍとなるまで肉薄化するとともに鏡面研磨を行なうことで図３（ｂ）に示すように枠体部１０２の内側に厚さ５０μｍの半導体基板本体部１０１を備えた半導体基板１００が形成される。

この半導体基板１００の反りを測定した結果、図７に示すように、半導体基板１００の外周の１点を台座Ｈに固定したとき、この１点に対向する側の１点の台座からの高さｈ１は１ｍｍ以下であり、平坦性が高くなっていることがわかる。これに対し、肉厚の枠体部を持たない従来の半導体基板１を同じ厚さに薄型化したとき、同様の方法で反りを測定した場合、図１３に示すようにｈ０は５から６ｍｍであり、この図１３と図７の比較から本発明の半導体基板は大幅に反りが低減されていることがわかる。この図１３の半導体基板１は、図１４（ａ）に示すように、厚さ１００μｍにスライスされた半導体基板を研削研磨し図１４（ｂ）に示すように厚さ５０μｍとなるように肉薄化したものである。

次に、この半導体基板を用いてＭＯＳＦＥＴを形成する方法について説明する。
続いて、図４（ａ）に示すように、このように本体部を肉薄化された半導体基板１００に、フォトリソグラフィにより拡散用のマスクを介してＰ型の拡散層（図示せず）、Ｎ型の拡散層（図示せず）を形成する。
この後、上記マスクを剥離し、表面に酸化シリコン膜からなる絶縁膜（図示せず）を形成する。

そしてフォトリソグラフィにより、この絶縁膜にコンタクト窓（図示せず）を開口し、絶縁膜上にゲート電極（図示せず）を形成し、さらにこのゲート電極の表面を酸化する。
そして、開口されたＰ型の拡散層及びＮ型の拡散層にコンタクトするように素子電極（図示せず）としてアルミニウム薄膜を形成する。
この後、表面にポリイミド樹脂膜（図示せず）を形成し、フォトリソグラフィにより、外部接続領域となる領域に開口（図示せず）を形成する。

そしてこの保護膜をマスクとして、無電解ニッケルめっきを行い、膜厚５μｍのニッケルめっき層を形成し、最後に金めっきを行い膜厚０．５μｍの金めっき層を形成し、ゲート電極（図示せず）およびソース電極（図示せず）を備えたトランジスタからなる素子領域１０３を形成する（図４（ｂ））。
この後、半導体基板の裏面側に表面側と同様にアルミニウム薄膜、ニッケルめっき層、金めっき層を形成しドレイン電極（図示せず）を得る。
このようにして図２に示した半導体装置搭載半導体ウェハが形成される。

そして、図５に示すように、ダイシングラインＤ．Ｌに沿って個々の素子に分割し、半導体装置（チップ）を得る。
このようにして得られた半導体装置をリードフレームやフィルムキャリアなどの実装部材に搭載し、樹脂封止工程を経て半導体装置が完成する。

このようにして形成された半導体装置によれば、チップに加わる応力は大幅に低下し、枠体部を形成しない場合５から６ｍｍであった反りは１ｍｍ以下となった。

したがって、半導体基板あるいは素子領域の形成された分割前の半導体基板のいずれにおいても、搬送時にキャリアに装着できないというような事故はなく、また、クラックが生じたりすることもなく、歩留まりが大幅に向上した。

このようにしてめっきを行った後、ダイシングにより個々のチップに分離するが、リードフレームへの実装に際し真空ピペットの装着位置を決定する際の位置ずれを防止することができる。

また、半導体素子形成領域が薄い場合にも枠体部によって機械的強度を維持することができるため、反りや歪を低減し、加工不良を抑制することができ、高精度で信頼性の高い半導体装置を形成することができる。またより薄型化、大口径化を実現することができる。
なお、この半導体基板において、前記半導体基板本体部の厚さは、前記実施の形態に限定されることなく、１０〜１００μｍであればよい。さらに望ましくは８０〜１００μｍ程度である。１０μｍに満たないと、強度的に十分でなくなり、また１００μｍを越えるとオン抵抗が高くなるなど、デバイス特性の低下を招くことがある。

また、本発明は、上記半導体基板において、前記枠体部の幅は、１ｍｍ程度であればよいが、０．５から５ｍｍ程度であるのが、強度を保持しつつ収率の低下を抑制するのに望ましい。

また、半導体基板において、前記半導体基板本体部は、前記枠体部の３分の１以下の厚さをもつように構成するのが望ましい。つまり枠体部は半導体基板本体部の3倍以上の肉厚を有するのが望ましく、これにより十分な強度を維持することができる。

さらにまた、周縁部全体に肉厚の枠体部が形成されているため、素子領域形成プロセスにおいてもマスクあわせをこの枠体部で行なうようにすることもでき、マスクと半導体基板の素子形成領域表面との距離を容易に高精度化することが可能となる。

なお前記実施の形態では、肉薄部である本体部を形成するのに研削および研磨を用いたが、これに限らず、エッチングを用いてもよい。

（実施の形態２）
次に本発明の実施の形態２について説明する。
周囲に枠体部を残した半導体基板を用いる点については前記実施の形態１と同様であるが、図６（ａ）乃至（ｃ）に示すように、実装方法が異なるものである。前記実施の形態１では素子領域の形成された半導体基板にダイシングを行い各半導体チップに分断した後、実装基板上に実装するようにしたが、本実施の形態では、ウェハレベルでリードフレームを実装し枠体部をダムとして樹脂封止を行い、最後に封止樹脂ごとダイシングを行い、個々の半導体装置に分割するものである。
図４（ｃ）に示したように、半導体基板の表面および裏面に電極を形成する工程までについては前記実施の形態と同様に実施し、リードフレームを表面側と裏面側とで２枚用意し、素子領域毎に位置あわせを行い、ゲートおよびソース用リードフレーム２０１と、ドレイン用リードフレーム２０２とを装着する（図６（ａ））。

この後、この枠体部１０２によって形成された凹部に封止樹脂３００を注入し、硬化させる（図６（ｂ））。

そして最後に、ダイシングラインＤ．Ｌに沿って個々の半導体装置に分断する。
この方法によれば、反りを低減することができ、得られた半導体装置についても樹脂封止によって機械的強度を高めた上で分断するようにしているため、位置決めも容易である。またより生産性が高い。

なお前記実施の形態では、半導体基板の周縁部全体にわたって枠体部が形成された例について説明したが、図８に示すように、オリフラ面Ｏを除く前記半導体基板本体部１０１の周縁全体が枠体部１０２で囲まれるように構成してもよい。
この構成により、切削加工による形成が容易で、またこのオリフラ面が応力の逃げ部となり、より低応力化をはかることが可能となる。

また、図９に示すように、半導体基板の周縁部全体に枠体部を形成するのではなく相対向する２辺に肉厚の枠体部１０１を形成するようにしてもよい。
この構成によれば、切削加工に際しては、回転ではなく往復運動でよく、多数の半導体ウェハを並べておいて研磨ヘッドを往復移動させることで容易に研磨工程を実施することが可能である。

また、図１０に示すように、半導体基板の周縁部全体に枠体部を形成するのではなく相対向する２辺を含む３辺に肉厚の枠体部１０１を形成するようにしてもよい。
この構成によれば、周縁全体に枠体部を形成するのに比べて収率が向上する。

また、図１１に示すように、半導体基板の周縁部のみ肉厚部を形成するのではなく周縁部の枠体部１０２に加えて中心部に肉厚部１０２Ｃを追加するようにしてもよい。この構成により、さらなる反りの低減をはかることができる。

（実施の形態３）
次に本発明の実施の形態３について説明する。図１２（ａ）および（ｂ）にこの半導体基板の製造工程を示す。

前記実施の形態１では、シリコンウェハを研磨により肉薄化したが、本実施の形態では、酸化膜を形成した第１の半導体基板表面に第２の半導体基板を貼り合わせて形成したＳＯＩウェハを出発材料とし、本体部１１１ではＳＯＩウェハの酸化膜１１２上の第１の半導体基板１１３が除去された構造をなすようにし、枠体部は第１の半導体基板１１３と酸化膜１１２と第２の半導体基板１１１との３層構造を構成するようにしている。

すなわち、製造に際しては、酸化膜１１２を形成した第１の半導体基板１１３表面に第２の半導体基板１１１を貼り合わせ、いわゆるＳＯＩウェハを形成する（図１２（ａ））。
この後、フォトリソグラフィにより、酸化膜をエッチングストッパとして第１の半導体基板１１３を選択的に除去し、素子形成領域となる本体部では第２の半導体基板１１１単層構造となるようにしている。
この構成によれば、前記枠体部は、ＳＯＩ構造を有し、前記半導体基板本体部は、前記ＳＯＩ構造の酸化膜上の第１の半導体基板が除去された薄膜構造をもち、反りやひずみのない薄肉ウェハを構成している。
製造に際しては、酸化膜をエッチングストッパとしてエッチングすることで容易に均一な膜厚を有する薄肉部を形成することが可能となる。
素子形成については、前記実施の形態１および２と同様に形成すればよい。
また、前記実施の形態では、肉薄部に素子領域を形成したが、裏面の平坦面側を素子領域としてもよい。これにより研磨が容易であるため、より平滑な素子形成面を得ることができる。

本発明は、薄型でかつ大口径の半導体基板を得ることができることから、高精度で信頼性の高い半導体装置を提供することができることから、ディスクリート素子から超ＬＳＩに至るまで種々の半導体装置への適用が可能であり、薄型化により携帯電話などの携帯端末への適用に有効である。

本発明の実施の形態１の半導体基板の斜視図 本発明の実施の形態１の半導体装置の断面図 本発明の実施の形態１の半導体基板の製造工程図 本発明の実施の形態１の半導体装置の製造工程図 本発明の実施の形態１の半導体装置の製造工程図 本発明の実施の形態２の半導体装置の製造工程図 本発明の半導体基板における反りの発生を示す図 本発明の半導体基板の変形例を示す平面図 本発明の半導体基板の変形例を示す平面図 本発明の半導体基板の変形例を示す平面図 本発明の半導体基板の変形例を示す平面図 本発明の実施の形態３の半導体基板の製造工程図 従来例の半導体基板における反りの発生を示す図 従来例の半導体装置の断面図

符号の説明

１００Ｍ シリコンウェハ
１００ 半導体基板（シリコンウェハ）
１０１ 半導体基板本体部
１０２ 枠体部
１１１ 第２の半導体基板
１１２ 酸化膜
１１３ 第１の半導体基板

Claims (19)

1. 複数の半導体素子形成領域を含む半導体基板本体部と、
   前記半導体基板本体部の周りに形成され、前記半導体基板本体部よりも肉厚の枠体部とを具備した半導体基板。
2. 請求項１に記載の半導体基板であって、
   オリフラ面を除く前記半導体基板本体部の周縁全体が前記枠体部で囲まれた半導体基板。
3. 請求項１に記載の半導体基板であって、
   前記半導体基板本体部の周縁全体が前記枠体部で囲まれた半導体基板。
4. 請求項１乃至３のいずれかに記載の半導体基板であって、
   前記半導体基板本体部は、前記枠体部の３分の１以下の厚さをもつ半導体基板。
5. 請求項１乃至４のいずれかに記載の半導体基板であって、
   前記半導体基板本体部の表面はエッチング面である半導体基板。
6. 請求項１乃至４のいずれかに記載の半導体基板であって、
   前記半導体基板本体部の表面は切削加工面である半導体基板。
7. 請求項１乃至４のいずれかに記載の半導体基板であって、
   前記枠体部は、ＳＯＩ構造を有し、
   前記半導体基板本体部は、前記ＳＯＩ構造の酸化膜上のシリコン層が除去された構造をもつ貼り合わせウェハ構造の半導体基板。
8. 請求項１乃至４のいずれかに記載の半導体基板であって、
   前記半導体基板本体部と前記枠体部とは同一基板を加工することで形成された半導体基板。
9. 請求項１乃至８のいずれかに記載の半導体基板であって、
   前記半導体基板本体部の厚さは、１０〜１００μｍである半導体基板。
10. 請求項１乃至９のいずれかに記載の半導体基板であって、
    前記枠体部の幅は、１ｍｍである半導体基板。
11. 半導体基板を用意する工程と、
    前記半導体基板の周縁部に枠体部を残して、所定の厚みとなる半導体素子形成領域が凹部を形成するように形状加工し、所定の厚みの半導体基板本体部を形成する工程とを含む半導体基板の製造方法。
12. 請求項１１に記載の半導体基板の製造方法であって、
    前記形状加工する工程は、オリフラ面を除く前記半導体基板本体部の周縁全体が前記枠体部となるように形状加工する工程を含む半導体基板の製造方法。
13. 請求項１１に記載の半導体基板の製造方法であって、
    前記形状加工する工程は、前記半導体基板本体部の周縁全体が前記枠体部となるように形状加工する工程を含む半導体基板の製造方法。
14. 請求項１１乃至１３のいずれかに記載の半導体基板の製造方法であって、
    前記形状加工する工程は、枠体部を残すようにエッチング加工を行い前記半導体基板本体部を形成する工程を含む半導体基板の製造方法。
15. 請求項１１乃至１３のいずれかに記載の半導体基板の製造方法であって、
    前記形状加工する工程は、枠体部を残すように切削加工を行い前記半導体基板本体部を形成する工程を含む半導体基板の製造方法。
16. 請求項１１乃至１３のいずれかに記載の半導体基板の製造方法であって、
    酸化膜を形成した第１の半導体基板表面に第２の半導体基板を貼り合わせる貼りあわせ工程と、
    前記第１の半導体基板を選択的に除去し、
    前記枠体部は、ＳＯＩ構造を有し、
    前記半導体基板本体部は、前記ＳＯＩ構造の酸化膜上の第１の半導体基板が除去された構造をもつように形状加工する工程とを含む半導体基板の製造方法。
17. 請求項１乃至１０のいずれかに記載の半導体基板を出発材料とし、
    前記半導体基板本体部に、所望の素子領域を形成する素子領域形成工程と、
    前記半導体基板本体部の表面および裏面に電極配線を形成する工程と、
    前記半導体基板本体部を個々の半導体素子に分断すると共に前記枠体部を除去する工程とを含む半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法であって、
    前記素子領域形成工程は、前記枠体部を基準として用いてマスクあわせを行いパターン露光する工程を含む半導体装置の製造方法。
19. 請求項１７に記載の半導体装置の製造方法であって、
    前記枠体部を除去する工程に先立ち、
    前記枠体部をダムとして前記素子形成領域に樹脂層を形成する工程を含み、
    前記樹脂層によって前記素子形成領域を封止した後に、個々の半導体素子に分断するようにした半導体装置の製造方法。

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