JP2007242699A - 半導体素子の製造方法及び半導体基板 - Google Patents

半導体素子の製造方法及び半導体基板 Download PDF

Info

Publication number
JP2007242699A
JP2007242699A JP2006059654A JP2006059654A JP2007242699A JP 2007242699 A JP2007242699 A JP 2007242699A JP 2006059654 A JP2006059654 A JP 2006059654A JP 2006059654 A JP2006059654 A JP 2006059654A JP 2007242699 A JP2007242699 A JP 2007242699A
Authority
JP
Japan
Prior art keywords
plate portion
wafer
dicing
thin plate
thick plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006059654A
Other languages
English (en)
Other versions
JP4826290B2 (ja
Inventor
Takeshi Nishiwaki
剛 西脇
Takahiro Ito
孝浩 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2006059654A priority Critical patent/JP4826290B2/ja
Publication of JP2007242699A publication Critical patent/JP2007242699A/ja
Application granted granted Critical
Publication of JP4826290B2 publication Critical patent/JP4826290B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

【課題】加工に際しての半導体基板(ウエーハ)の機械的強度が確保でき、加工上限温度を高くすることができて拡散層などの形成が容易であり、簡単な工程で加工コストの削減を図ることが可能であるとともに、ダイシングによるダスト等の発生が抑制できる半導体素子の製造方法及び半導体基板を提供すること。
【解決手段】半導体素子(チップ30)を構成する薄板部分2と、薄板部分2に対して厚さ方向一側の面から突出する厚板部分3とを備える半導体基板(ウエーハ1)を用い、薄板部分2における厚板部分3が突出する側の面に素子構造(裏面側素子構造25)を作製する工程と、薄板部分2と厚板部分3との間に接着材料(接着剤26)を充填する工程と、薄板部分2を個片化するとともに厚板部分3から分離するダイシングを行う工程とを有する半導体素子の製造方法を用いる。
【選択図】図6

Description

本発明は、電力用半導体素子であるIGBT(Insulated Gate Bipolar Transistor)等に用いて好適な半導体素子の製造方法及び半導体基板に関する。
IGBT等の半導体素子(パワー素子)においては、発熱の抑制などを目的として低損失化を図るためや、近年に顕著な携帯電話などの小型端末における軽量化・薄型化を図るため、半導体素子の製造に用いられる半導体基板(ウエーハ)を、例えば100〜200μm程度に薄く削ることにより、デバイス厚をできる限り薄くする検討がなされている。
しかし、薄化されたウエーハは、外力に対する強度が不足するため、加工の際におけるハンドリングが困難であり、製造過程において反り等の変形や割れが生じやすいという問題がある。
こうした問題を解決するため、従来から、例えば、支持板などの補強部材を用いて薄化されたウエーハを補強する方法や(例えば、特許文献1参照。)、ウエーハにおいて薄化された部分より厚い部分を備えることにより、ウエーハの薄化を部分的なものとしてその機械的強度を確保する構成(例えば、特許文献2参照。)が提案されている。各特許文献の内容は次のとおりである。
すなわち、特許文献1においては、ウエーハにおける素子構造部が形成される面(表面)側に、接着シートが用いられてガラス板などの支持基板が補強部材として接合される方法が用いられている。
そして、前記支持基板が接合された状態のウエーハにおいて裏面構造(コレクタ層)が作製されるに際し、イオン注入された不純物の活性化にレーザーを使用するレーザーアニール法が用いられている。
また、特許文献2においては、薄板部となる基板部分とこれに対し厚板部となる基板部分とを備えるウエーハが示されており、厚板部によりその機械的強度が確保されている。
そして、ウエーハにおいて厚板部であった部分が、ウエーハ個片化後のチップ(IGBT)において凸部分となるようにダイシングが行われ、この凸部分によってIGBTの機械的強度が高められる構成が開示されている。
特開2004−140101号公報 特開2004−281551号公報
前記従来の技術のように、ウエーハの補強のために支持基板が用いられる方法においては、ウエーハに対して接着シート(接着剤)により接合される支持基板はその後の工程において剥離されることや、これら支持基板や接着シートは消耗部材であると考えられることから、半導体素子の製造における加工コストが高くなってしまう。
また、支持基板を接合するための接着シートには有機材料が用いられるため、加工上限温度が低くなり、これが加工上の制約となって薄化されたウエーハにおける拡散層などの形成が難しいという問題が生じる。こうした温度制約に対し、例えばIGBTにおける裏面構造(コレクタ層)の形成において、イオン注入された不純物の活性化のために加熱して温度を上げるに際し、局所的に温度を上げるため前記のようなレーザーアニール法が用いられている。しかしこの場合、レーザー等のように、局所的に温度を上げるための特殊な技術や専用の装置が必要となるため、加工コストが高くなる。
また、レーザーアニール法によるアニールにおいても、支持基板が接合される側となる接着シート側の上限温度の制約(例えば150℃以下等)から、結晶回復できる領域が制限されることとなる(例えば数μmの深さまで等)。
さらに、レーザーアニール法においては、前記のような温度制約も要因となってスループット(単位時間当たりの処理量)の関係からアニールに時間がかかり、結果として加工コストの増加を招くこととなる。このことは、半導体素子の量産化などのためのウエーハの大口径化にともない顕著となる。
一方、ウエーハの部分的な薄化によりその機械的強度が確保される構成においては、前述のごとく、厚板部を備えるウエーハの個片化後のIGBTが凸部分を有する構成に関し、次のような問題がある。
すなわち、ウエーハの厚板部により構成される凸部分を有するIGBTにおいては、その凸部分により機械的強度は高められるものの、特許文献2にも記載されているように、IGBTのボンディング工程において前記凸部分が邪魔になる場合がある。そこで、前記凸部分をエッチング等により一部除去する工程が行われている。
つまり、ウエーハにおける厚板部が個片化後のIGBTにおいて凸部分となるようにダイシングが行われることにより、IGBTの凸部分がボンディング等の作業の妨げとなる場合が考えられ、これを予防しようとすると凸部分を一部除去するための工程が別途必要となる。
また、ウエーハが薄いことによる強度不足に起因する問題は、主としてウエーハの加工の際などに生じるものであるため、ウエーハがダイシングによりチップに個片化された後は、薄化されたウエーハであっても強度不足による問題は特に生じないと考えられる。
さらに、ウエーハが、その厚板部を含めて分離されるようにダイシングされることから、ダイシングにより切断される長さ(厚さ)が長くなるので、その分、ダストやチップ片の発生が増加することとなる。
そこで、本発明が解決しようとする課題は、加工に際しての半導体基板(ウエーハ)の機械的強度が確保でき、加工上限温度を高くすることができて拡散層などの形成が容易であり、簡単な工程で加工コストの削減を図ることが可能であるとともに、ダイシングによるダスト等の発生が抑制できる半導体素子の製造方法及び半導体基板を提供することにある。
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
即ち、請求項1においては、半導体素子を構成する薄板部分と、該薄板部分に対して厚さ方向一側の面から突出する厚板部分とを備える半導体基板を用いた半導体素子の製造方法であって、前記薄板部分における前記厚板部分が突出する側の面に素子構造を作製する工程と、前記薄板部分と前記厚板部分との間に接着材料を充填する工程と、前記薄板部分を個片化するとともに前記厚板部分から分離するダイシングを行う工程と、を有するものである。
請求項2においては、前記厚板部分は、所定幅を有する突条を含み、前記ダイシングによる切断幅は、前記所定幅よりも広いものである。
請求項3においては、半導体素子を構成する薄板部分と、該薄板部分に対して厚さ方向一側の面から突出する厚板部分とを備える半導体基板であって、前記厚板部分は、所定幅を有する突条を含み、前記厚板部分が突出する側と反対側の面における前記突条に沿う部分を、前記薄板部分を個片化するためのダイシング領域とし、前記所定幅が、前記ダイシング領域の幅よりも狭いものである。
本発明の効果として、以下に示すような効果を奏する。
請求項1においては、加工に際しての半導体基板の機械的強度が確保でき、加工上限温度を高くすることができて拡散層などの形成が容易であり、簡単な工程で加工コストの削減を図ることが可能となる。
請求項2においては、ダイシング中、あるいはダイシング後において、ダイシング跡に半導体基板の薄板部分の残り片が生じることを防止できるため、ダストやチップ片の発生を低減することができる。
また、ダイシングにより薄板部分を個片化するに際に、薄板部分の個片化後のチップと厚板部分とを完全に分離することができる。これにより、硬化した接着剤からチップを剥離する際に、チップと半導体基板との接触が起こり難くなり、このことからもダストやチップ片の発生を低減することができるとともに、割れ等が生じやすい薄化されたチップにおける割れ等を防止することができる。
請求項3においては、半導体素子の製造過程において行われるダイシングにより、半導体基板の機械的強度を確保するための、突条を含む厚板部分を、個片化後のチップから確実に分離することができる。これにより、個片化後のチップにおいて、ボンディング等の作業の妨げとなる凸部分が生じることを防止することができる。
また、ダイシングにより切断される長さ(厚さ)を短くすることができるので、その分、素子構造を含む半導体基板がダイシングされることにより生じるダストやチップ片の発生を低減することができる。
次に、発明の実施の形態を説明する。
まず、本発明に係る半導体基板(以下、「ウエーハ」という。)の一実施形態について、図1〜図4を用いて説明する。
なお、以下の説明においては、図1に示す側の面(図2における下側面)を「裏面」とし、その反対側の面(図2における上側面)を「表面」とする。また、製造される半導体素子としてIGBTを例に説明する。
図1に示すように、ウエーハ1は、例えばシリコン単結晶基板などにより円盤形状に構成されるものであり、半導体素子(IGBT)を構成する薄板部分2と、この薄板部分2に対して厚さ方向一側の面から突出する厚板部分3とを備える。
つまり、ウエーハ1は、薄化された薄板部分2と、この部分に対して厚い部分となる厚板部分3とを備え、これらにより少なくとも二つの異なる厚さの部分を備える。
薄板部分2は、後述するIGBTの製造過程において行われるダイシングにより、IGBTとなるチップとして個片化される部分であり、IGBTを構成する素子領域の部分であっていわばウエーハ1における有効領域の部分となる。
つまり、薄板部分2は、ダイシングにより個片化される複数の素子部分2a・2a・・・からなる。
厚板部分3は、ウエーハ1において薄板部分2に対して厚さ方向の一側(本実施形態においては裏面側)から突出することにより、ウエーハ1全体としての厚さを厚くする部分であり、前記素子領域以外の領域である非素子領域の部分であっていわばウエーハ1における無効領域の部分となる。
つまり、この厚板部分3により、ウエーハ1が補強されその機械的強度が確保される。
また、厚板部分3は、所定幅を有する突条4を含む。
本実施形態においては、突条4は、ウエーハ1の厚さ方向から見て(裏面側から見て)直交するように形成されている(図1、図4参照)。そして、突条4は、同じく厚さ方向から見て、厚板部分3の周縁部を構成する周縁突部5とともに、薄板部分2の各素子部分2aを囲むように形成されている。
すなわち、厚板部分3は、各素子部分2aに対応して(素子部分2aを一升とする)升目状(井桁状)に形成される突条4と、該突条4と連続してウエーハ1の周縁部に形成される周縁突部5とから構成される。
したがって、図1に示すように、各素子部分2aは、ウエーハ1の裏面側から見て、四方が突条4により囲まれるかあるいはウエーハ1の周縁部に位置し突条4及び周縁突部5により囲まれて略方形状となる。
なお、突条4は、本実施形態のように各素子部分2aに対応した升目状に形成される場合に限られず、少なくとも一部の素子部分2aにおいて、その一側に沿うように形成されればよい。つまり、突条4は、ダイシングにより個片化される素子部分2a・2a・・・のいずれかの辺部に含まれるように形成されればよい。
このように構成されるウエーハ1が、IGBTの製造に用いられ、その製造過程においてダイシングにより各素子部分2aが個片化される。
ウエーハ1においては、厚板部分3が突出する側と反対側の面(表面)の突条4に沿う部分が、薄板部分2を各素子部分2aに個片化するためのダイシング領域とされる。そして、突条4が有する所定幅(以下、「突条幅」という。)が、前記ダイシング領域の幅(以下、「ダイシング幅」という。)よりも狭く構成される。
すなわち、ダイシングにより個片化される各素子部分2aは、前述したように裏面側から見て突条4及び周縁突部5により囲まれることから、ウエーハ1の表面における突条4に沿う部分がダイシング領域となる。したがって、ウエーハ1の表面における「突条4に沿う部分」には、ウエーハ1の周縁部に位置する素子部分2aについては、周縁突部5の部分における、突条4の延長線上の部分及び突条4に平行な部分が含まれる。
つまり、薄板部分2の全ての素子部分2aが個片化されるための切断部分がダイシング領域となる。
そして、図3に示すように、突条幅D1が、ダイシング幅D2よりも狭く形成される。ここで、ダイシング領域となる、ダイシングにより切除される部分は、ウエーハ1の厚さ方向における突条4の投影部分を含むこととなる。
つまり、ウエーハ1の表面の突条4に沿う部分であるダイシング領域は、突条幅D1よりも広いダイシング幅D2を有し、ウエーハ1の表面に対する突条4の投影部分(図3における網掛け部分E)を含むこととなる。
具体的には、例えば、ダイシング幅D2が140μmであるのに対し、突条幅D1が80〜120μmとなるように突条4が形成される。
なお、本実施形態のウエーハ1においては、薄板部分2の厚さD3は例えば50〜200μmに形成され、厚板部分3の厚さD4はD3よりも厚い例えば300〜1000μmに形成される。
このように、ウエーハ1において突条4に沿うダイシング幅に対し、突条4の幅を狭くすることにより、IGBTの製造過程において、薄板部分2の厚さ以上の深さでダイシングされることで、ウエーハ1の機械的強度を確保するための、突条4を含む厚板部分3を、個片化後のチップ(IGBT)から確実に分離することができる。これにより、ダイシングによる個片化後のIGBTにおいて、ボンディング等の作業の妨げとなる凸部分が生じることを防止することができる。
また、厚板部分3を含めた深さでダイシングされる場合と比較して、ダイシングにより切断される長さ(厚さ)を短くすることができるので、その分、素子構造を含むウエーハ1がダイシングされることにより生じるダストやチップ片の発生を低減することができる。
このようなウエーハ1を用いた半導体素子(IGBT)の製造方法について、以下に説明する。
まず、ウエーハ1の製造方法について、図5を用いて説明する。
図5(a)は、例えばシリコン単結晶基板などにより円盤形状に構成されるシリコン基板10の断面図を示している。なお、図5におけるシリコン基板10の上側の面を「表面」とし、その反対側の面(下側の面)を「裏面」とする。
シリコン基板10は、加工の際におけるハンドリングが容易となる程度の強度を備えるに十分な厚さを有する。
シリコン基板10の表面側には、図示は省略するが予め素子が形成されている。具体的には、p型ベース層や、n型ソース領域や、所定の深さに形成されるトレンチにゲート絶縁膜を介して形成されるゲート電極などにより構成される素子構造が形成されている。
図5(b)に示すように、シリコン基板10に対して、その裏面側に、エッチングマスクとなるフォトレジスト11を塗布する。なお、エッチングマスクとしては、酸化膜(シリコン酸化膜)を用いることもできる。
次に、同図(c)に示すように、フォトレジスト11を、露光装置により露光及び現像処理をしてパターニングする。つまり、フォトレジスト11が塗布されたシリコン基板10の裏面に、前記厚板部分3に対応する升目状のフォトマスクパターン11aを形成する。
続いて、図5(d)に示すように、フォトマスクパターン11aを形成したシリコン基板10を、RIE(Reactive Ion Etching)法により所望の厚さまでエッチングする。つまり、フォトマスクパターン11aを形成したシリコン基板10の裏面に対してエッチングすることにより、所望の深さの凹部10a・10a・・・を形成する。したがって、ここでエッチングにより薄化される基板部分の厚さは、前述したウエーハ1の薄板部分2の厚さとなり、エッチングにより形成する各凹部10aの底部の基板部分が、ウエーハ1の薄板部分2の各素子部分2aに対応する部分となる。
エッチングにより凹部10a・10a・・・を形成する際、光学式のセンサ等を備えるエッチング深さを測定する装置を用い、エッチング深さをモニターしながらエッチング状態を制御することが好ましい。これにより、半導体素子の製造において重要な要素となる凹部10aの深さ(薄板部分2の厚さ)に対し所望のエッチング深さを実現することができる。
なお、シリコン基板10を薄化する方法としては、前記のRIE法に限られず、例えば、薬液(エッチング液)を用いたスピンエッチング等のウエットエッチングや、砥粒を用いたサンドブラスト処理などを用いることができる。
そして、図5(e)に示すように、シリコン基板10の裏面に残存するフォトマスクパターン11aを、酸素プラズマを照射してレジストを分解するアッシングにより除去する。さらにその後、硫酸過水などにより洗浄しレジストを除去する。
フォトマスクパターン11aを除去したシリコン基板10においては、欠けや破損を防止するため、各コーナー部に対し研磨などによって面取りを行い、各コーナー部を、例えばRが10〜50μm程度のラウンド形状とすることが好ましい。
以上のようにして、薄板部分2と厚板部分3とを備えるウエーハ1が製造される。
このようにして製造されるウエーハ1においては、薄板部分2に対する厚板部分3によって機械的強度が確保されるので、従来のようにウエーハの補強のために支持基板などの補強部材を用いることなく、加工に際しての十分な強度を確保することができる。これにより、補強部材やこれを接着するための接着剤などを用いる必要がなくなり、加工コストを大幅に削減することができる。
また、有機材料である、補強部材を接着するための接着剤が用いられないため、加工上限温度が高くなり、薄化加工されたウエーハ1において形成される拡散層やメタル層の形成が容易となる。
その他、前述したようなウエーハ1の製造方法においては、シリコン基板10の薄化に際しRIE法を用いることにより、ウエーハ1における厚さのバラツキを大幅に低減することができる。これにより、ウエーハ1が用いられて作製されるIGBTの素子特性を安定化することができる。
すなわち、機械研磨方式によりシリコン基板10の薄化を行った場合、ウエーハ1における厚さのバラツキが±10%程度となるが、前記のとおりRIE法を用いることにより、厚さのバラツキが±5%程度となり、バラツキを低減することができる。ウエーハ1の(薄板部分2の)厚さは、製造されるIGBTの厚さに影響し、これは耐圧や損失などの素子特性に大きく影響する重要な要素であるので、その厚さのバラツキの低減が素子特性のバラツキの低減に結びつくこととなる。
このようにして作製されたウエーハ1が用いられ、IGBTが製造される。以下、ウエーハ1を用いたIGBTの製造方法について、図6を用いて説明する。
以下に説明するIGBTの製造方法は、IGBTを構成する薄板部分2と、この薄板部分2に対して厚さ方向一側の面から突出する厚板部分3とを備えるウエーハ1を用いたものであり、薄板部分2における厚板部分3が突出する側の面に素子構造を作製する工程と、薄板部分2と厚板部分3との間に接着材料を充填する工程と、薄板部分2を個片化するとともに厚板部分3から分離するダイシングを行う工程とを有する。
以下、図6に即して具体的に説明する。
図6(a)は、ウエーハ1の断面図を示している。つまり、図6(a)は図5(e)に相当する。したがって、図6においても図5と同様、ウエーハ1の上側の面を「表面」とし、その反対側の面(下側の面)を「裏面」として説明する。
ウエーハ1に対し、薄板部分2における厚板部分3が突出する側の面、即ち本実施形態における裏面に素子構造を作製する工程を行う。
本工程においては、まず、図6(b)に示すように、ウエーハ1の裏面側より、リン(P)やボロン(B)等の不純物を注入するイオン注入を行い、薄板部分2の裏面側にイオン注入領域21を形成する。
次に、同図(c)に示すように、活性化アニールを行い、前記イオン注入領域21における不純物を熱処理により活性化して拡散させる(以下、イオン注入領域21のアニール後に対応する部分を、「イオン注入層22」とする。)。
ここでのアニールは、電気炉により窒素ガス雰囲気または真空で行い、例えば、800〜950℃の熱処理を10分〜1時間行う。これにより、イオン注入領域21において結晶回復が行われるとともに、イオン注入した不純物が活性化してコレクタ層などのイオン注入層22が形成される。
続いて、図6(d)に示すように、ウエーハ1の表面側に表面側メタル23をパターニングする。
具体的には、まず、ウエーハ1の表面に対し、スパッタリング法などによりアルミニウム(AI)等の金属膜の蒸着を行い金属膜を成膜する。この金属膜に対してフォトレジストを塗布し、これを露光装置を用いてパターニングすることによりエッチングマスクを形成する。そして、エッチングマスクを形成したウエーハ1の表面側からエッチング等を行うことにより金属膜の不要な部分を除去し、表面側メタル23のパターニングを行う。ここで、表面側メタル23は、薄板部分2の各素子部分2aに対応するようにパターニングする。
なお、ウエーハ1に対する表面側メタル23のパターニングは、本工程で行う場合に限定するものではない。すなわち、前述したようにウエーハ1に対するイオン注入を行う前の段階で表面側メタル23のパターニングを行ってもよく、また、後述する裏面側メタル24の形成の後に行ってもよい。
したがって、前述した活性化アニールを行う段階で、すでにウエーハ1に表面側メタル23が形成されている場合は、この表面側メタル23が溶融するのを防止するため、アニールによる熱処理の温度は、前述した800〜950℃に対して例えば約450℃となる。
このように、活性化アニールを行う段階で表面側メタル23を形成しているか否かに関わらず、従来のように補強部材を用いるための接着剤の存在に起因する制約温度(例えば150℃程度)に比べて加工上限温度が高くなるので、素子構造を作製する際の加工条件の自由度が高くなる。
次に、図6(e)に示すように、ウエーハ1の裏面側に裏面側メタル24を形成する。
具体的には、スパッタリング法や蒸着などを用い、複数の金属層(例えば、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)等)を成膜することにより、裏面側メタル24(コレクタ電極)を形成する。
この裏面側メタル24の形成に際し、スパッタリング法などを用いてウエーハ1の裏面側から一様に成膜するが、厚板部分3を構成する突条4や周縁突部5は、薄板部分2に対して略垂直方向に突出しているため、薄板部分2に対して成膜を行うスパッタリング等においては、ウエーハ1における側壁部分(突条4や周縁突部5の側面部分)へは成膜されず、薄板部分2及び厚板部分3における裏面側の面のみに成膜されることとなる。
これにより、ウエーハ1におけるイオン注入層22に対して裏面側メタル24が積層される。
このようにして、ウエーハ1において厚板部分3が突出する側の面である裏面に、イオン注入層22及び裏面側メタル24からなる素子構造(以下、「裏面側素子構造25」という。)を作製する。
続いて、裏面側素子構造25が形成される薄板部分2と厚板部分3との間に接着材料を充填する工程を行う。
本工程においては、図6(f)に示すように、ダイシング前の準備として、薄板部分2に形成された裏面側素子構造25と厚板部分3との間に、接着材料としてUV光の照射で硬化するUV硬化型の接着剤26を充填する。
すなわち、ウエーハ1において薄板部分2に形成された裏面側素子構造25とそれを囲む厚板部分3(突条4や周縁突部5)との間の空間(前記凹部10aに相当する空間)に、所定の厚さ(深さ)以上となるように接着剤26を充填する。
その後、UV光を照射することにより、充填した接着剤26を硬化させる。
ここで、UV硬化型の接着剤26としては、アクリル系の材料から構成されるものが用いられる。また、UV硬化型の接着剤26として、アクリル系の粘着剤が塗布されたUV硬化型ダイシングテープを用いることができる。この場合、ウエーハ1の裏面側に対し、ダイシングテープをその粘着剤が塗布されている側から挿し入れることにより、裏面側素子構造25と厚板部分3との間にUV硬化型の接着剤26を充填する。
このように、UV硬化型の接着剤26を用いることにより、UV硬化型接着剤はUV硬化によりその粘着力が低下するので、後の工程においてチップ(IGBT)を硬化した接着剤から容易に離脱することができる。これにより、チップの離脱による割れ等を防止することができる。
なお、接着剤26としては、UV硬化型のものに限らず、熱硬化型のものや加熱発泡型のものを用いることができる。
そして、薄板部分2を個片化するとともに厚板部分3から分離するダイシングを行う工程を行う。
すなわち、図6(g)に示すように、ウエーハ1の表面側から、厚板部分3の突条4に沿ってダイシングを行うことにより、表面及び裏面に素子構造が形成されたウエーハ1の薄板部分2を切断し複数のチップ(IGBT)30に個片化する。
ここで、ダイシングによる切断幅(ダイシングブレードの幅)や深さを調整することにより、各チップ30を厚板部分3から分離する。つまり、ウエーハ1の表面側から行われるダイシングにより、裏面側素子構造25とウエーハ1との接触部分がなくなるようにウエーハ1におけるダイシング領域を切除することにより、薄板部分2が個片化されたチップ30を、厚板部分3を構成する突条4及び周縁突部5から分離する。
このダイシングを行う工程において、ダイシングによる切断幅は、突条4の所定幅よりも広く設定される。
すなわち、図7に示すように、ダイシング幅D2を、突条幅D1よりも広く設定し、ダイシング領域内に突条4の幅の部分が含まれるようにする。
IGBTの製造過程においては、ダイシング装置により、素子構造を含むウエーハ1が素子部分2aごとに切断されて個片化されるところ、その切断幅となるダイシング幅D2は、ダイシング装置に備えられるブレードの幅によって設定される。
つまり、ダイシング幅D2とは、ダイシング装置のブレードによってダイシングされることによる素子構造を含むウエーハ1における切断幅(除去される幅)であり、このウエーハ1におけるダイシング幅D2を、突条幅D1を含むように広く設定するのである。
具体的には、例えば、突条幅D1が80〜120μmであるのに対し、ダイシング幅D2を140μmに設定する。
なお、本実施形態においては、チップ30は、その幅(一辺の長さ)D5が例えば1000μmに形成され、その厚さD6が例えば70μmに形成される。
このように、ダイシング幅D2を突条幅D1よりも広く設定することにより、ダイシング中、あるいはダイシング後において、ダイシング跡にウエーハ1の薄板部分2の薄片残りが生じることを防止できるため、ダストやチップ片の発生を低減することができる。
また、ダイシングの深さを所定以上の深さにすることで、ダイシングにより薄板部分2を各素子部分2aに個片化するに際に、薄板部分2の個片化後の素子構造を含むチップ30と厚板部分3とを完全に分離することができる。
これにより、硬化した接着剤26からチップ30を剥離する際に、チップ30とウエーハ1との接触が起こり難くなり、このことからもダストやチップ片の発生を低減することができるとともに、割れ等が生じやすい薄化されたチップ30における割れ等を防止することができる。
このように、ダイシングにより個片化されたチップ30は、硬化した接着剤26から剥離され、その後のボンディング工程などにおいて加工される。すなわち、前述したように、IGBTの製造過程において、裏面側素子構造25と厚板部分3との間に充填され硬化される接着剤26は、ダイシングにより個片化されるチップ30の位置姿勢を保持するためのものである。このことから、前述した接着材料を充填し硬化させる工程においては、硬化した接着剤26によってダイシング中及びダイシング後のチップ30の位置姿勢が保持できる量の厚さ(深さ)に接着剤26が充填されればよい。
以上のような工程を有するIGBTの製造方法を用いることにより、加工に際してのウエーハ1の機械的強度が確保でき、加工上限温度を高くすることができて拡散層などの形成が容易であり、簡単な工程で加工コストの削減を図ることが可能となる。
なお、本実施形態においては、ウエーハ1において厚板部分3が裏面側に突出する構成を用いて説明したが、厚板部分3が表面側に突出する構成の場合であっても前述した製造方法を適用することができる。つまりこの場合、表面側メタルが形成された素子構造に対して、該素子構造と表面側に突出する厚板部分との間に接着剤を充填し、裏面側からダイシングを行うこととなる。
ウエーハの裏面図。 図1におけるA−A断面図。 図2におけるB部分拡大図。 図2におけるC方向矢視拡大模式図。 ウエーハの製造過程を示す図。 IGBTの製造過程を示す図。 図6(g)におけるF部分拡大図。
符号の説明
1 ウエーハ(半導体基板)
2 薄板部分
3 厚板部分
4 突条
25 裏面側素子構造
26 接着剤(接着材料)
30 チップ

Claims (3)

  1. 半導体素子を構成する薄板部分と、該薄板部分に対して厚さ方向一側の面から突出する厚板部分とを備える半導体基板を用いた半導体素子の製造方法であって、
    前記薄板部分における前記厚板部分が突出する側の面に素子構造を作製する工程と、
    前記薄板部分と前記厚板部分との間に接着材料を充填する工程と、
    前記薄板部分を個片化するとともに前記厚板部分から分離するダイシングを行う工程と、
    を有することを特徴とする半導体素子の製造方法。
  2. 前記厚板部分は、所定幅を有する突条を含み、前記ダイシングによる切断幅は、前記所定幅よりも広いことを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 半導体素子を構成する薄板部分と、該薄板部分に対して厚さ方向一側の面から突出する厚板部分とを備える半導体基板であって、
    前記厚板部分は、所定幅を有する突条を含み、
    前記厚板部分が突出する側と反対側の面における前記突条に沿う部分を、前記薄板部分を個片化するためのダイシング領域とし、前記所定幅が、前記ダイシング領域の幅よりも狭いことを特徴とする半導体基板。
JP2006059654A 2006-03-06 2006-03-06 半導体素子の製造方法 Expired - Fee Related JP4826290B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006059654A JP4826290B2 (ja) 2006-03-06 2006-03-06 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006059654A JP4826290B2 (ja) 2006-03-06 2006-03-06 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2007242699A true JP2007242699A (ja) 2007-09-20
JP4826290B2 JP4826290B2 (ja) 2011-11-30

Family

ID=38587986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006059654A Expired - Fee Related JP4826290B2 (ja) 2006-03-06 2006-03-06 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP4826290B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016150A (ja) * 2008-07-03 2010-01-21 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2010147028A1 (ja) * 2009-06-16 2010-12-23 ミツミ電機株式会社 複数の半導体チップを製造する方法
WO2012157688A1 (ja) 2011-05-17 2012-11-22 株式会社神戸製鋼所 半導体装置用Al合金膜
WO2013012050A1 (ja) 2011-07-19 2013-01-24 株式会社神戸製鋼所 半導体素子及び半導体素子の製造方法
US8987122B2 (en) 2011-08-26 2015-03-24 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
US10329142B2 (en) 2015-12-18 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Wafer level package and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229381A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法
JP2004281551A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229381A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法
JP2004281551A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016150A (ja) * 2008-07-03 2010-01-21 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2010147028A1 (ja) * 2009-06-16 2010-12-23 ミツミ電機株式会社 複数の半導体チップを製造する方法
WO2012157688A1 (ja) 2011-05-17 2012-11-22 株式会社神戸製鋼所 半導体装置用Al合金膜
WO2013012050A1 (ja) 2011-07-19 2013-01-24 株式会社神戸製鋼所 半導体素子及び半導体素子の製造方法
US8987122B2 (en) 2011-08-26 2015-03-24 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
DE102012214817B4 (de) * 2011-08-26 2018-06-28 Mitsubishi Electric Corporation Verfahren zur Herstellung einer Halbleitervorrichtung
US10329142B2 (en) 2015-12-18 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Wafer level package and method of manufacturing the same

Also Published As

Publication number Publication date
JP4826290B2 (ja) 2011-11-30

Similar Documents

Publication Publication Date Title
JP5082211B2 (ja) 半導体装置の製造方法
JP5967211B2 (ja) 半導体デバイスの製造方法
JP5599342B2 (ja) 半導体装置の製造方法
JP7256120B2 (ja) 半導体装置の製造方法およびウエハ貼着構造体
JP5181728B2 (ja) 半導体装置の製造方法および半導体装置の製造装置
US8148240B2 (en) Method of manufacturing semiconductor chips
JP4826290B2 (ja) 半導体素子の製造方法
JP2003332271A (ja) 半導体ウエハおよび半導体装置の製造方法
CN105190844A (zh) 半导体装置的制造方法
JP4867627B2 (ja) 半導体装置の製造方法
JP2006196710A (ja) 半導体素子の製造方法
JP5471064B2 (ja) 半導体装置の製造方法
JP4665429B2 (ja) 半導体素子の製造方法
JP2009212439A (ja) 半導体装置の製造方法および半導体製造装置
JP4525048B2 (ja) 半導体装置の製造方法
JP2007123357A (ja) 半導体素子の製造方法
WO2007072624A1 (ja) Soi基板の製造方法およびsoi基板
JP6625386B2 (ja) 半導体装置および半導体装置の製造方法
JP4572529B2 (ja) 半導体素子の製造方法
JP7094719B2 (ja) 半導体装置の製造方法および半導体装置
JP5034488B2 (ja) 半導体装置の製造方法
JP2019201209A (ja) 半導体構成素子製造方法および半導体構成素子
JP2011258826A (ja) 半導体装置の製造方法
JP2006032598A (ja) 半導体装置の製造方法および半導体装置
JP4724729B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110816

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110829

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140922

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140922

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees