JP2019201209A - 半導体構成素子製造方法および半導体構成素子 - Google Patents

半導体構成素子製造方法および半導体構成素子 Download PDF

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Abstract

【課題】本発明は、半導体構成素子製造方法に関する。【解決手段】半導体構成素子は、ＩＩＩ−Ｖ族材料またはゲルマニウムを有する基板層を備え、この基板層は下面にまたはその近傍に配置されており、基板層には第１の導電型のそれぞれ１つの第１の半導体層が配置され、第１の半導体層には第２の導電型の少なくとも１つの第２の半導体層が配置されており、２つの半導体層は、ＩＩＩ−Ｖ族材料を有し、２つの導電型は異なっており、直接隣接する２つの半導体構成素子の間で、半導体半製品の上面に、幅Ｂ１のスクライブフレームが形成され、半導体構成素子は、スクライブフレームに沿って個別化され、半導体半製品の上面には、個別化の前に、半導体構成素子を覆いかつスクライブフレームの少なくとも一部を露出させるマスク層が被着され、マスク層の被着後、少なくとも部分的な非晶質化および／または絶縁分離のためにイオン注入が実施される。【選択図】図１

Description

本発明は、半導体構成素子製造方法および半導体構成素子に関する。
半導体構成素子の製造に対しては、典型的には、ウェーハとも称される完全な半導体ディスクが処理され、次いで個々のチップに分離される。
個別化は、特に、レーザまたはプラズマエッチングを用いたソーイング、スクライブ、破断、または前述の方法の組み合わせによって行われる。
一般に、ウェーハの上面から基板までスクライブフレームに沿ってエッチングは行われる。エッチング過程は、ＭＥＳＡエッチングとも称される。続いて、基板がソーイングされる。一般に、エッチング溝はソーイング部分よりも広く、周縁部が形成される。
このような背景を前提として本発明の課題は、従来技術をさらに発展構成させる方法および装置を提供することにある。
この課題は、請求項１の特徴を有する半導体構成素子製造方法および請求項１３の特徴を有する積層型半導体構成素子によって解決される。本発明の好ましい実施形態は、それぞれ従属請求項の対象である。
本発明の対象は、半導体構成素子製造方法であり、この場合、上面および下面を有する半導体半製品が提供される。
半導体半製品は、相互に隣接する積層型に形成された複数の半導体構成素子を備え、これらの半導体構成素子は、それぞれＩＩＩ−Ｖ族材料またはゲルマニウムを有する基板層を備える。
基板層は、下面にまたはその近傍に配置されている。基板層には、第１の導電型の第１の半導体層が配置されている。
第１の半導体層には、第２の導電型の少なくとも１つの第２の半導体層が配置されており、この場合、２つの半導体層は、それぞれＩＩＩ−Ｖ族材料を含むかまたはＩＩＩ−Ｖ族材料から成り、２つの導電型は異なっている。
直接隣接する２つの半導体構成素子の間で、半導体半製品の上面に、幅Ｂ１のスクライブフレームが形成される。
この半導体構成素子は、スクライブフレームに沿って個別化される。
半導体半製品の上面には、個別化の前に、半導体構成素子を覆いかつスクライブフレームの少なくとも一部を露出させるマスク層が被着される。
マスク層の被着後、絶縁分離および／または少なくとも部分的な非晶質化のためにイオン注入が実施される。
イオン注入は、少なくとも５００ｋｅＶのエネルギーでの少なくとも１つの注入ステップを含む。
イオン注入後、マスク層が除去される。マスク層の除去後、半導体構成素子は、個別化される。
本発明のさらなる対象として、積層型半導体構成素子が提供される。
積層型半導体構成素子は、上面および下面を有する。さらに、半導体構成素子は、上面を下面に接続する側面を有する。
下面は、基板層および／または基板層の下方に配置された裏面接触層によって形成される。
基板層には、第１の導電型のそれぞれ１つの第１の半導体層が配置されている。第１の半導体層には、第２の導電型の少なくとも１つの第２の半導体層が配置されている。
２つの半導体層は、ＩＩＩ−Ｖ族材料を含むかまたはＩＩＩ−Ｖ族材料から成る。２つの導電型は異なっており、すなわち異なる極性を有している。
側面に沿って、所定の深さまで延びる非晶質化されたかつ／または絶縁分離された領域が形成される。この深さの方向は、層積層体に対して垂直に形成されている。
半導体半製品もしくはウェーハの表面の領域は、スクライブフレームとも称され、当該フレームに沿って半導体半製品は、分割もしくは個別化されるべきである。
スクライブフレームを用いて、半導体ディスク上に形成された別個の複数の構成素子構造部は、相互に分離される。
マスク層はスクライブフレームを露出させる、すなわち、マスク層は、対応する開口部を有する。この開口部により、直接隣接する構成素子間の領域がアクセス可能に維持される。
好ましくは、マスク層を用いて、もしくはマスク層内の開口部の幅によって、注入領域に対して付加的に、スクライブフレームの位置および特に幅が設定される。
イオン注入を用いて、スクライブフレームの領域における結晶構造および導電性が少なくとも部分的に破壊される。半導体半製品の場合によっては後続する全ての処理ステップにおいて、温度は、スクライブフレームの注入領域への注入によって生じた結晶欠陥が再びアニーリングされるほど高いものであることは許されないことを理解されたい。
換言すれば、イオン注入後にアニーリングステップが実施されない限り、スクライブフレームの領域は、イオンの侵入深さによって設定される深さまで部分的にまたは完全に絶縁分離が維持される。特にソーイングによる個別化の際に必要な幅は、イオン注入で照射される領域の幅よりも小さいことを理解されたい。
個別化の際に生じる側面および側方領域もしくは縁部は、電気的に絶縁分離されるように形成されている。
ＭＥＳＡエッチングが実施されない限り、個別化の際に、例えばソーイングによって、好ましくは垂直な側面が形成される。この側面は、最も好ましくは完全に垂直である。
特に、逆電圧が１００Ｖを超えるかまたは１０００Ｖを超えるような逆電圧の高い構成素子の場合には、縁部にわたる漏れ電流または分路が効果的に抑制されることは利点である。
本発明による方法の別の利点は、スクライブフレームの領域が、個別化までにほぼ平坦かまたは完全に平坦であり、さらに代替実施形態において、皆無かもしくは短時間のメサエッチングのみが個別化前に実施されることにある。その他の利点は、高価で問題の多いＭＥＳＡエッチング過程なしで５０μｍを超える積層体高さを有する半導体構成素子も、容易にかつ高い信頼性のもとで相互に分離できることである。
さらなる利点は、個別化による半導体構成素子への応力が非晶質化を用いて抑制され得ることである。
第１の実施形態によれば、第１の半導体層および第２の半導体層はそれぞれＧａＡｓ化合物を含むかまたはＧａＡｓ化合物から成る。
さらなる実施形態では、イオン注入を用いて、半導体半製品の上面から第１の半導体層までの間の深さ領域もしくは半導体半製品の上面から第２の半導体層を含めて当該第２の半導体層までの間の深さ領域もしくは半導体半製品の上面から基板層までの間の深さ領域が、非晶質化および／または絶縁分離される。
さらなる発展形態では、水素イオンまたはヘリウムイオンが注入される。
別の発展形態では、注入中のイオンの加速エネルギーは、最小値と最大値との間で変更され、この場合、最小値は少なくとも５０ｋｅＶであり、最大値は最大で３００ＭｅＶである。
最大値および最小値は、イオンの最大浸透深さもしくは最小浸透深さを決定することを理解されたい。エネルギーの変更は、好ましくは連続的に行われるが、段階的にまたは任意の別の各方法で実施することもできる。
注入中の注入量は、好ましくは１０１０Ｎ・ｃｍ-２〜１０１６Ｎ・ｃｍ-２の間である。
別の発展形態によれば、マスク層がソーイングの前後でエッチング方法によって除去され、特に湿式化学的方法が使用できる。
エッチング方法は、マスク層の材料に向けられることを理解されたい。それにより、アルミニウムから成るマスク層は、例えば塩酸もしくは塩化水素（ＨＣｌ）を用いて除去することができる。チタンから成るマスク層は、例えば硫酸（Ｈ２ＳＯ４）を用いて除去することができる。
さらなる実施形態では、半導体半製品は、マスク層の被着前に上面および／または下面に金属接触面を有する。好ましくは、この接触面は、上面および／または下面に金および／またはパラジウムを含む。
代替的に、金属被覆、つまり接触面の例えばパッドおよび／または導体路の被着は、注入およびマスク層の除去の後で初めて実施することができる。ここでは、マスク層は、上面の接触面も覆う。
別の発展形態では、マスク層の被着前に、半導体半製品の上面は、化学気相成長を用いて少なくとも１００ｎｍの層厚さを有する不動態化層で被覆される。
このケースでは、半導体半製品の上面も不動態化層によって形成されるかまたは完全に不動態化層によって形成され、マスク層は相応に不動態化層に配置される。
注入前の不動態化層の被着は、当該不動態化層が後からのマスク層の除去のためのエッチングストップ層としても用いられる限り、製造を容易にする。
半導体ディスクはほぼ完全に処理され、マスク層は注入後に容易に、例えば乾式エッチング過程または湿式化学エッチング過程を用いて除去することができる。
不動態化層は、好ましくはプラズマ支援で被着される（ＰＥＣＶＤ）。好ましくは、不動態化層は、ＳｉＯ２またはＳｉ３Ｎ４を含む。
さらなる発展形態によれば、不動態化層は、マスク層の被着前に半導体半製品の表面に配置された少なくとも１つの接触面から乾式エッチングを用いて除去される。
別の実施形態では、イオン注入によってスクライブフレームは、少なくとも３０μｍから最大で３００μｍの幅にわたって非晶質化されてかつ／または絶縁分離されて形成される。
別の実施形態では、スクライブフレームの幅は、マスク層の開口部の幅によって決定される。これによってスクライブフレームの全幅が非晶質化されていることを理解されたい。
一発展形態では、マスク層に対して、金属、特にチタンもしくはアルミニウムが使用される。金属マスクを使用する利点は、半導体層に比べてイオンの浸透深さが僅かなことにある。これにより、マスク層の下方に形成された半導体領域は、高エネルギーのもとでも損傷または非晶質化から確実に保護される。
別の発展形態では、第１の半導体層および第２の半導体層は、それぞれＧａＡｓ化合物を含むかまたはＧａＡｓ化合物から成る。
一実施形態では、部分的なもしくは完全な非晶質化部／絶縁分離部の深さは、少なくとも０．５μｍもしくは少なくとも５μｍもしくは少なくとも３０μｍであるか、または代替的に、上面から第１の半導体層までの間の深さ領域もしくは上面から第２の半導体層を含めて当該第２の半導体層までの間の深さ領域もしくは上面から基板層までの間の深さ領域が形成される。スクライブフレームの部分的にもしくは完全に非晶質化された／絶縁分離された領域全体は、以下では中間領域とも称する。
一実施形態では、マスク層は、露出される金属接触面に直接配置される。好ましくは、接触面の金属は、例えばＨＣｌを用いた金属マスク層の除去のための湿式化学エッチングステップに対して化学的に選択的である。これにより、製造が容易となり、製造コストが低減される。
別の実施形態では、半導体構成素子は、少なくとも１００μｍから最大で１０００μｍの高さＨ１を有する。好ましくは、この構成素子は、逆電圧の高いＧａＡｓ、６００Ｖを超える逆電圧を有するパワーダイオード、または５００Ｖを超える逆電圧を有するＩＧＢＴを含む。
以下では本発明を、図面を参照してより詳細に説明する。ここでは、同種の部分には、同一の符号が付されている。図示の実施形態は、大幅に簡略化されており、すなわち、距離ならびに横方向および垂直方向の延長部分は必ずしも縮尺通りではなく、他に明記しない限り、導出可能な幾何学的相互関係も有さない。
ディスク状の半導体半製品の本発明による第１の実施形態の断面図 積層型半導体構成素子の本発明による第１の実施形態の図 本発明による半導体構成素子製造方法の第１の実施形態によるイオンの加速エネルギーのグラフ
図１は、上面１０２および下面１０４を有する、ディスク状の半導体半製品１００の第１の実施形態の断面図を示す。この半導体半製品１００は、下面１０４から上面１０２までの全高Ｈ１を有する。
下面１０４は、基板層ＳＵＢによって形成される。この基板層ＳＵＢには、３つの半導体層ＨＡ１，ＨＡ２，ＨＡ３が積層型に配置されている。これらの半導体層ＨＡ１，ＨＡ２，ＨＡ３は、共に高さＨ２を有する。最上層の半導体層ＨＡ３の表面には、複数の接触面Ｋ１が配置されている。これらの接触面Ｋ１は、パッドおよび導体路を含む。最上層の半導体層ＨＡ３の表面における接触面Ｋ１によって覆われていない部分、および接触面の一部、すなわち導体路は、厚さＤ１を有する不動態化層Ｐで覆われており、そのため、半導体半製品１００の上面１０２は、不動態化層Ｐおよび接触面Ｋ１の露出部分、つまりパッドによって形成される。
半導体半製品の上面１０２には、構造化されたマスク層Ｍが配置されている。このマスク層Ｍは、線幅Ｂ１を有する複数のスクライブフレームを上面１０２上に露出させることができる。それにより、マスク層は、このスクライブフレームと上面１０２の残りの部分のみは覆わないかもしくは相応の窓を有する。
スクライブフレームに沿って、半導体半製品内に延びる破線で示された中間領域１０６が続く。この中間領域１０６は高さＨ３を有し、この場合、この高さＨ３は、半導体層ＨＡ１，ＨＡ２，ＨＡ３の高さＨ２と、不動態化層Ｐの厚さＤ１と、の合計以上である。中間層の幅Ｂ１は、スクライブフレームの幅Ｂ１もしくはマスク層Ｍの窓の幅に相応する。中間領域１０６内の半導体材料は、イオン注入によって非晶質化および／または絶縁分離される。
例えばスクライブフレームに沿ったソーイングによる半導体半製品１００の個別化の後、および例えば乾式エッチングによるマスク層Ｍの除去の後で、非晶質化および／または絶縁分離された側面を有する本発明による積層型半導体構成素子が存在する。
図２には、本発明による積層型半導体構成素子１０の第１の実施形態が示されている。この半導体構成素子１０は、上面１２、下面１４ならびに上面１２を下面１４に接続する４つの側面１６を有する。
半導体構成素子１０は、基板層と、それに続く第１の半導体層ＨＡ１、第２の半導体層ＨＡ２および第３の半導体層ＨＡ３と、から成る積層体を含む。第３の半導体層ＨＡ３の上面には、接触パッドが接触面Ｋ１として配置されている。第３の半導体層ＨＡ３の上面における接触面Ｋ１によって覆われていない領域は、不動態化層Ｐで被覆されている。この不動態化層Ｐおよび接触面Ｋ１は、半導体構成素子１０の上面１２を形成する。基板層ＳＵＢの下面は、裏面コンタクトＫ２として接触層で完全に被覆されている。この裏面コンタクトＫ２は、半導体構成素子１０の下面１４を形成する。
上面１２から４つの側面１６に沿って第２の接触面Ｋ２まで、および各側面１６から深さＴ１まで延びる半導体構成素子１０の領域１８は、注入によって非晶質化および／または絶縁分離され、この場合、深さＴ１は、それぞれ各側面に対して垂直に延びる。
図３には、本発明による半導体構成素子製造方法の第１の実施形態による注入に対する時間の関数としてのイオンの加速エネルギーが示されている。ウェーハのスクライブフレームに沿った非晶質化された中間領域の生成に対するイオンの注入は、時点ｔ１で開始され、時間ｔ２で終了する。開始時点では、イオンは、加速エネルギーＥｍａｘを有し、次いで、この加速エネルギーは、時点ｔ２で加速エネルギーがただ値Ｅｍｉｎだけになるまで連続的に低減される。

Claims (17)

  1. 半導体構成素子製造方法であって、
    −上面（１０２）および下面（１０４）を有する半導体半製品（１００）が提供され、前記半導体半製品（１００）は、相互に隣接する積層型に形成された複数の半導体構成素子（ＢＳＴ）を備え、前記半導体構成素子（ＢＳＴ）は、それぞれＩＩＩ−Ｖ族材料またはゲルマニウムを有する基板層（ＳＵＢ）を備え、前記基板層（ＳＵＢ）は、前記下面（１０４）にまたはその近傍に配置されており、
    −前記基板層（ＳＵＢ）には、第１の導電型のそれぞれ１つの第１の半導体層（ＨＡ１）が配置され、前記第１の半導体層（ＨＡ１）には、第２の導電型の少なくとも１つの第２の半導体層（ＨＡ２）が配置されており、前記第１および第２の半導体層（ＨＡ１，ＨＡ２）は、ＩＩＩ−Ｖ族材料を有するかまたはＩＩＩ−Ｖ族材料から成り、前記第１および第２の導電型は、異なっており、
    −直接隣接する２つの前記半導体構成素子（ＢＳＴ）の間で、前記半導体半製品（１００）の前記上面（１０２）に、幅（Ｂ１）のスクライブフレームが形成され、
    −前記半導体構成素子（ＢＳＴ）は、前記スクライブフレームに沿って個別化され、
    −前記半導体半製品（１００）の前記上面（１０２）には、個別化の前に、前記半導体構成素子（ＢＳＴ）を覆いかつ前記スクライブフレームの少なくとも一部を露出させるマスク層（Ｍ）が被着され、
    −前記マスク層（Ｍ）の被着後、少なくとも部分的な非晶質化および／または絶縁分離のためにイオン注入が実施され、前記イオン注入は、少なくとも５００ｋｅＶのエネルギーでの少なくとも１つの注入ステップを含み、
    −前記イオン注入後、前記マスク層（Ｍ）が除去され、
    −前記マスク層（Ｍ）の除去後、前記半導体構成素子（ＢＳＴ）が個別化され、
    −前記マスク層（Ｍ）の被着前に、前記半導体半製品（１００）の前記上面（１０２）は、化学気相成長を用いて少なくとも１００ｎｍの層厚さを有する不動態化層（Ｐ）で被覆される、
    半導体構成素子製造方法。
  2. 前記第１の半導体層（ＨＡ１）および前記第２の半導体層（ＨＡ２）は、それぞれＧａＡｓ化合物を含むかまたはＧａＡｓ化合物から成る、
    請求項１記載の半導体構成素子製造方法。
  3. 前記イオン注入を用いて、前記上面（１０２）から前記第１の半導体層（ＨＡ１）までの間の深さ領域もしくは前記上面（１０２）から前記第２の半導体層（ＨＡ２）を含めて前記第２の半導体層（ＨＡ２）までの間の深さ領域もしくは前記上面（１０２）から前記基板層（ＳＵＢ）までの間の深さ領域が、非晶質化および／または絶縁分離される、
    請求項１または２記載の半導体構成素子製造方法。
  4. 水素イオンおよび／またはヘリウムイオンが注入される、
    請求項１から３までのいずれか１項記載の半導体構成素子製造方法。
  5. 注入中のイオンの加速エネルギー（Ｅ）は、最小値（Ｅｍｉｎ）と最大値（Ｅｍａｘ）との間で変更され、前記最小値（Ｅｍｉｎ）は、少なくとも５０ｋｅＶであり、前記最大値（Ｅｍａｘ）は、最大で３００ＭｅＶである、
    請求項１から４までのいずれか１項記載の半導体構成素子製造方法。
  6. 注入中の注入量は、１０１０Ｎ・ｃｍ-２〜１０１６Ｎ・ｃｍ-２の間である、
    請求項１から５までのいずれか１項記載の半導体構成素子製造方法。
  7. 前記マスク層（Ｍ）は、個別化の前に、湿式化学的エッチング方法によって除去される、
    請求項１から６までのいずれか１項記載の半導体構成素子製造方法。
  8. 前記マスク層（Ｍ）の形成前に、前記上面（１０２）および／または前記下面（１０４）に金属接触面が形成される、
    請求項１から７までのいずれか１項記載の半導体構成素子製造方法。
  9. 前記マスク層（Ｍ）の被着後、メサエッチング過程が実施される、
    請求項１から８までのいずれか１項記載の半導体構成素子製造方法。
  10. 前記スクライブフレームは、少なくとも３０μｍから最大で３００μｍの幅（Ｂ１）にわたって非晶質化および／または絶縁分離される、
    請求項１から９までのいずれか１項記載の半導体構成素子製造方法。
  11. 前記マスク層（Ｍ）に対して、金属が使用される、
    請求項１から１０までのいずれか１項記載の半導体構成素子製造方法。
  12. 前記マスク層（Ｍ）に対して、チタンまたはアルミニウムが使用される、
    請求項１から１１までのいずれか１項記載の半導体構成素子製造方法。
  13. 上面（１２）、下面（１４）ならびに前記上面（１２）を前記下面（１４）に接続する少なくとも１つの側面（１６）を有する積層型半導体構成素子（１０）であって、
    −前記下面（１４）は、基板層（ＳＵＢ）かまたは前記基板層（ＳＵＢ）の下方に配置された裏面接触層（Ｋ２）によって形成されており、
    −前記基板層（ＳＵＢ）には、第１の導電型のそれぞれ１つの第１の半導体層（ＨＡ１）が配置され、前記第１の半導体層（ＨＡ１）には、第２の導電型の少なくとも１つの第２の半導体層（ＨＡ２）が配置されており、前記第１および第２の半導体層（ＨＡ１，ＨＡ２）は、ＩＩＩ−Ｖ族材料を含むかまたはＩＩＩ−Ｖ族材料から成り、前記第１および第２の導電型は、異なっており、
    −前記上面（１２）は、少なくとも部分的に不動態化層によって形成されており、
    −前記側面（１６）に沿って、所定の深さ（Ｔ１）まで延びる非晶質化されたかつ／または絶縁分離された領域（１８）が形成されており、前記深さ（Ｔ１）は、層積層体に対して垂直に形成されている、
    積層型半導体構成素子（１０）。
  14. 前記第１の半導体層（ＨＡ１）および前記第２の半導体層（ＨＡ２）は、それぞれＧａＡｓ化合物を含むかまたはＧａＡｓ化合物から成る、
    請求項１３記載の積層型半導体構成素子（１０）。
  15. 前記深さ（Ｔ１）は、少なくとも０．５μｍもしくは少なくとも５μｍもしくは少なくとも３０μｍであるか、または前記上面（１２）から前記第１の半導体層（ＨＡ１）までの間の深さ領域もしくは前記上面（１２）から前記第２の半導体層（ＨＡ２）を含めて前記第２の半導体層（ＨＡ２）までの間の深さ領域もしくは前記上面（１２）から前記基板層（ＳＵＢ）までの間の深さ領域が形成されている、
    請求項１３または１４記載の積層型半導体構成素子（１０）。
  16. 前記上面（１２）にかつ／または前記下面（１４）に、金、銀および／またはパラジウムを含む接触面（Ｋ１）が形成されている、
    請求項１３から１５までのいずれか１項記載の積層型半導体構成素子（１０）。
  17. 前記積層型半導体構成素子（１０）は、少なくとも１０μｍから最大で１０００μｍの全高（Ｈ１）を有する、
    請求項１３から１６までのいずれか１項記載の積層型半導体構成素子（１０）。
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