JP2002222777A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002222777A JP2002222777A JP2001019518A JP2001019518A JP2002222777A JP 2002222777 A JP2002222777 A JP 2002222777A JP 2001019518 A JP2001019518 A JP 2001019518A JP 2001019518 A JP2001019518 A JP 2001019518A JP 2002222777 A JP2002222777 A JP 2002222777A
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Abstract
(57)【要約】
【課題】 チッピングを低減してチップサイズの縮小化
を図る。 【解決手段】 複数の半導体素子１２を形成された化合
物半導体基板１１において、半導体素子１２の形成領域
と形成領域との間の領域（ダイシング領域１４）にイオ
ン注入等によって結晶性の崩れた改質層１７を形成す
る。ついで、この改質層１７（ダイシング領域１４）を
通るようにして化合物半導体基板１１をダイシングし、
半導体素子１２を個々に切り離す。
を図る。 【解決手段】 複数の半導体素子１２を形成された化合
物半導体基板１１において、半導体素子１２の形成領域
と形成領域との間の領域（ダイシング領域１４）にイオ
ン注入等によって結晶性の崩れた改質層１７を形成す
る。ついで、この改質層１７（ダイシング領域１４）を
通るようにして化合物半導体基板１１をダイシングし、
半導体素子１２を個々に切り離す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体基板上に複数形成された
半導体素子の分割方法と分割領域の構造に係わるもので
ある。
の製造方法に関し、特に半導体基板上に複数形成された
半導体素子の分割方法と分割領域の構造に係わるもので
ある。
【０００２】
【従来の技術】半導体プロセスにおいては、フォトリソ
グラフィや真空蒸着等を用いて、図１に示すように半導
体基板（ウエハ）１の表面に多数の半導体素子２を同時
に形成することが一般的である。同時に形成された半導
体素子２間には、ダイシング領域（ダイシングライン）
３が形成され、このダイシング領域３に沿って半導体素
子２の形成部分を縦横に切断することで半導体基板１が
個々の半導体素子２に分割される。この分割工程では、
従来は、半導体基板１の表面を覆う絶縁膜等からダイシ
ング領域３を露出させることによって当該領域が認識し
やすいようにしており、この領域に沿ってダイサーブレ
ードを動かすことによって半導体素子２を個片に分割し
ている。
グラフィや真空蒸着等を用いて、図１に示すように半導
体基板（ウエハ）１の表面に多数の半導体素子２を同時
に形成することが一般的である。同時に形成された半導
体素子２間には、ダイシング領域（ダイシングライン）
３が形成され、このダイシング領域３に沿って半導体素
子２の形成部分を縦横に切断することで半導体基板１が
個々の半導体素子２に分割される。この分割工程では、
従来は、半導体基板１の表面を覆う絶縁膜等からダイシ
ング領域３を露出させることによって当該領域が認識し
やすいようにしており、この領域に沿ってダイサーブレ
ードを動かすことによって半導体素子２を個片に分割し
ている。
【０００３】一般的に、半導体チップ（断裁された半導
体素子で、周囲に残ったダイシング領域も含めたもの）
の単価は、ウエハ１枚あたりから採れる半導体チップの
個数（以下、チップ取れ個数という。）で決まる。すな
わち、ウエハ１枚あたりに形成されるチップ数が多いほ
ど半導体チップの単価を低減できる。ウエハ１枚あたり
のチップ取れ個数は、半導体チップの面積で決定される
ため、半導体チップの単価を低減するためには、できる
だけ小さいチップ面積が要求される。
体素子で、周囲に残ったダイシング領域も含めたもの）
の単価は、ウエハ１枚あたりから採れる半導体チップの
個数（以下、チップ取れ個数という。）で決まる。すな
わち、ウエハ１枚あたりに形成されるチップ数が多いほ
ど半導体チップの単価を低減できる。ウエハ１枚あたり
のチップ取れ個数は、半導体チップの面積で決定される
ため、半導体チップの単価を低減するためには、できる
だけ小さいチップ面積が要求される。
【０００４】チップ面積とは、素子形成領域の面積とダ
イシング領域の面積の和であり、通常素子形成領域を縮
小することによってチップ面積の縮小が可能である。し
かし、チップ面積が充分小さくなってくると、チップ面
積に占めるダイシング領域の面積の割合が大きくなるた
め、最近では素子形成領域の縮小に加え、ダイシング領
域も小さくすることが要求されている。ダイシング領域
を小さくするためには、ダイシング領域の幅を狭くする
必要がある。
イシング領域の面積の和であり、通常素子形成領域を縮
小することによってチップ面積の縮小が可能である。し
かし、チップ面積が充分小さくなってくると、チップ面
積に占めるダイシング領域の面積の割合が大きくなるた
め、最近では素子形成領域の縮小に加え、ダイシング領
域も小さくすることが要求されている。ダイシング領域
を小さくするためには、ダイシング領域の幅を狭くする
必要がある。
【０００５】ところが、化合物半導体基板から得られる
半導体チップ５では、半導体基板１のダイシング時に、
図２に示すようにダイシング領域３の切削部分周囲でチ
ッピング４と呼ばれる割れ、欠けが発生する。ダイシン
グ領域３の幅を狭くすると、このようなチッピング４が
半導体素子２の形成領域にまで達するので、ダイシング
領域を縮小してウエハ１枚あたりのチップ取れ個数を増
やしたとしても、チップ良品率が低下してしまい、最終
的にチップ取れ個数がチップ縮小前と変わらない数とな
る。
半導体チップ５では、半導体基板１のダイシング時に、
図２に示すようにダイシング領域３の切削部分周囲でチ
ッピング４と呼ばれる割れ、欠けが発生する。ダイシン
グ領域３の幅を狭くすると、このようなチッピング４が
半導体素子２の形成領域にまで達するので、ダイシング
領域を縮小してウエハ１枚あたりのチップ取れ個数を増
やしたとしても、チップ良品率が低下してしまい、最終
的にチップ取れ個数がチップ縮小前と変わらない数とな
る。
【０００６】従って、チッピングの発生なしにダイシン
グ領域を縮小する方法が求められている。
グ領域を縮小する方法が求められている。
【０００７】チッピングを低減する方法としては、特開
平６−１６９０１４号などに開示された方法がある。こ
の方法では、素子形成領域の外周に形成されたダイシン
グ領域内に溝を形成することにより、チッピングが素子
形成領域に達しにくくしているが、溝によってダイシン
グ領域の幅が広くなるので、チップサイズが増加し、本
来のチップ取れ個数の増加は望めず、チップサイズの縮
小とチップ単価の引き下げが困難である。
平６−１６９０１４号などに開示された方法がある。こ
の方法では、素子形成領域の外周に形成されたダイシン
グ領域内に溝を形成することにより、チッピングが素子
形成領域に達しにくくしているが、溝によってダイシン
グ領域の幅が広くなるので、チップサイズが増加し、本
来のチップ取れ個数の増加は望めず、チップサイズの縮
小とチップ単価の引き下げが困難である。
【０００８】本発明は、上記の従来例の問題点に鑑みて
なされたものであり、その目的とするところは、チッピ
ングを低減してチップサイズの縮小化を図ることができ
る半導体装置及びその製造方法を提供することにある。
なされたものであり、その目的とするところは、チッピ
ングを低減してチップサイズの縮小化を図ることができ
る半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１に記載した半導
体装置は、複数の半導体素子を形成された半導体基板を
半導体素子毎に切断して形成された半導体装置におい
て、半導体素子を形成された領域の周囲で、半導体基板
の結晶層が改質されたものである。
体装置は、複数の半導体素子を形成された半導体基板を
半導体素子毎に切断して形成された半導体装置におい
て、半導体素子を形成された領域の周囲で、半導体基板
の結晶層が改質されたものである。
【００１０】請求項２に記載した半導体装置は、請求項
１に記載の半導体装置における前記基板結晶の改質層
が、前記半導体基板の表面部分であることを特徴として
いる。
１に記載の半導体装置における前記基板結晶の改質層
が、前記半導体基板の表面部分であることを特徴として
いる。
【００１１】請求項３に記載した半導体装置は、請求項
１又は２に記載の半導体装置における前記基板結晶の改
質層が、プラズマ照射、イオン注入もしくはレーザー照
射により形成されていることを特徴としている。
１又は２に記載の半導体装置における前記基板結晶の改
質層が、プラズマ照射、イオン注入もしくはレーザー照
射により形成されていることを特徴としている。
【００１２】請求項４に記載した半導体装置は、請求項
１、２又は３に記載の半導体装置における前記基板結晶
の改質層が、少なくとも一部が単結晶ではないことを特
徴としている。
１、２又は３に記載の半導体装置における前記基板結晶
の改質層が、少なくとも一部が単結晶ではないことを特
徴としている。
【００１３】請求項５に記載した半導体装置は、請求項
１、２、３又は４に記載の半導体装置における前記半導
体基板が、化合物半導体基板であることを特徴としてい
る。
１、２、３又は４に記載の半導体装置における前記半導
体基板が、化合物半導体基板であることを特徴としてい
る。
【００１４】請求項６に記載した半導体装置の製造方法
は、複数の半導体素子を形成された半導体基板上で、半
導体素子の周囲領域の結晶層を改質した後、この改質さ
れた領域に沿って半導体基板を切断することによって半
導体素子を個々に分割することを特徴としている。
は、複数の半導体素子を形成された半導体基板上で、半
導体素子の周囲領域の結晶層を改質した後、この改質さ
れた領域に沿って半導体基板を切断することによって半
導体素子を個々に分割することを特徴としている。
【００１５】
【作用】一般的に化合物半導体は、閃亜鉛鉱構造で２元
以上の元素からなるイオン結合を主体とした結晶構造を
持つ。結晶体のうちでも、このような化合物半導体結晶
の場合、特定の結晶面で劈開しやすく、半導体基板の表
面にいくらかの圧力がかかると半導体基板に「割れ」や
「欠け」等のチッピングが生じる。特に、ダイシング等
によって切断する時には、回転するブレードの先端が結
晶表面に接触するため、半導体基板の表面領域に所望の
切断方向以外の方向（劈開方向）で割れ、欠け等のチッ
ピングが生じる。化合物半導体の劈開面にも（００１）
面、（０１１）面など数種類存在し、したがって、半導
体基板のチッピングの形も切断方向によって様々な大き
さと形状のものが発生する。
以上の元素からなるイオン結合を主体とした結晶構造を
持つ。結晶体のうちでも、このような化合物半導体結晶
の場合、特定の結晶面で劈開しやすく、半導体基板の表
面にいくらかの圧力がかかると半導体基板に「割れ」や
「欠け」等のチッピングが生じる。特に、ダイシング等
によって切断する時には、回転するブレードの先端が結
晶表面に接触するため、半導体基板の表面領域に所望の
切断方向以外の方向（劈開方向）で割れ、欠け等のチッ
ピングが生じる。化合物半導体の劈開面にも（００１）
面、（０１１）面など数種類存在し、したがって、半導
体基板のチッピングの形も切断方向によって様々な大き
さと形状のものが発生する。
【００１６】そもそも、このチッピングは、半導体基板
が結晶であることによる劈開性に起因するものであり、
したがって、チッピングを低減するためには、切断され
る領域の少なくとも表面部分における結晶性を崩し、劈
開が発生しないようにすることが最も有効な手段と考え
られる。
が結晶であることによる劈開性に起因するものであり、
したがって、チッピングを低減するためには、切断され
る領域の少なくとも表面部分における結晶性を崩し、劈
開が発生しないようにすることが最も有効な手段と考え
られる。
【００１７】しかるに、本発明によれば、半導体基板の
切断される領域では結晶性の崩れた半導体層が形成され
るので、半導体基板の劈開性が小さくなり、半導体基板
の切断時に発生するチッピング量を低減できる。したが
って、半導体基板の切断のための領域の幅を狭くするこ
とができ、半導体装置の大きさを小さくでき、チップ取
れ個数の増加により高品質な半導体装置（特に、化合物
半導体装置）をより安価に提供することが可能になる。
切断される領域では結晶性の崩れた半導体層が形成され
るので、半導体基板の劈開性が小さくなり、半導体基板
の切断時に発生するチッピング量を低減できる。したが
って、半導体基板の切断のための領域の幅を狭くするこ
とができ、半導体装置の大きさを小さくでき、チップ取
れ個数の増加により高品質な半導体装置（特に、化合物
半導体装置）をより安価に提供することが可能になる。
【００１８】結晶性を崩すためには、半導体基板の結晶
格子に一定以上のエネルギーを与えて格子を分解する必
要がある。その手段としては、プラズマ照射、電子ビー
ム照射、イオン注入、原子ビーム照射や、エキシマレー
ザー又はＹＡＧレーザー等の高出力レーザーを用いるの
が好ましい。特に好ましくは、半導体素子形成プロセス
で用いられているプラズマＣＶＤ、ＲＩＥ、イオン注入
法などによって切断される領域の結晶層にのみ改質処理
を施すことが望ましい。
格子に一定以上のエネルギーを与えて格子を分解する必
要がある。その手段としては、プラズマ照射、電子ビー
ム照射、イオン注入、原子ビーム照射や、エキシマレー
ザー又はＹＡＧレーザー等の高出力レーザーを用いるの
が好ましい。特に好ましくは、半導体素子形成プロセス
で用いられているプラズマＣＶＤ、ＲＩＥ、イオン注入
法などによって切断される領域の結晶層にのみ改質処理
を施すことが望ましい。
【００１９】
【発明の実施の形態】（第１の実施形態）図３〜図５を
参照して、本発明の第１の実施形態を説明する。図３
（ａ）〜（ｅ）は当該実施形態による半導体チップ（装
置の製造工程）を示す概略図である。また、図４及び図
５は、図３（ｄ）の工程におけるダイシング領域の拡大
断面図と半導体基板の平面図である。
参照して、本発明の第１の実施形態を説明する。図３
（ａ）〜（ｅ）は当該実施形態による半導体チップ（装
置の製造工程）を示す概略図である。また、図４及び図
５は、図３（ｄ）の工程におけるダイシング領域の拡大
断面図と半導体基板の平面図である。
【００２０】半導体装置の製造工程においては、まず、
図３（ａ）に示すように、化合物半導体基板（ウエハ）
１１上に電界効果トランジスタ等の半導体素子１２を形
成し、その表面にＳｉＮ等の絶縁膜１３を形成する。次
に、図３（ｂ）に示すように、半導体素子１２間に位置
するダイシング領域１４と半導体素子１２の電極パッド
部１５において、フォトリソグラフィ及びエッチングに
より絶縁膜１３を開口し、ダイシング領域１４で化合物
半導体基板１１の表面を露出させる。このとき、ダイシ
ング領域１４の幅は３０〜１００μｍとする。
図３（ａ）に示すように、化合物半導体基板（ウエハ）
１１上に電界効果トランジスタ等の半導体素子１２を形
成し、その表面にＳｉＮ等の絶縁膜１３を形成する。次
に、図３（ｂ）に示すように、半導体素子１２間に位置
するダイシング領域１４と半導体素子１２の電極パッド
部１５において、フォトリソグラフィ及びエッチングに
より絶縁膜１３を開口し、ダイシング領域１４で化合物
半導体基板１１の表面を露出させる。このとき、ダイシ
ング領域１４の幅は３０〜１００μｍとする。
【００２１】ついで、化合物半導体基板１１の上に、最
終保護膜として感光性ポリイミド樹脂をスピンコートに
より均一に塗布してポリイミド膜１６を形成し、図３
（ｃ）のようにフォトリソグラフィにより電極パッド部
１５およびダイシング領域１４でポリイミド膜１６を開
口する。
終保護膜として感光性ポリイミド樹脂をスピンコートに
より均一に塗布してポリイミド膜１６を形成し、図３
（ｃ）のようにフォトリソグラフィにより電極パッド部
１５およびダイシング領域１４でポリイミド膜１６を開
口する。
【００２２】次に、化合物半導体基板１１をＣＶＤ装置
またはＲＩＥ装置内に移し、そこで図３（ｄ）のように
プラズマ処理を施し、図４のようにダイシング領域１４
の表面層にプラズマによる結晶改質層１７を形成する。
この際のプラズマの効果としては結晶格子の切断とアモ
ルファス化を期待しているので、プラズマ種には特にこ
だわらない。例えば、窒素、酸素、フッ素や、Ａｒ等の
不活性ガスが好ましい。但し、塩素系などの腐食、エッ
チング作用のあるプラズマ種は好ましくない。このプラ
ズマ処理は、保護膜中の半導体素子形成領域に損傷を与
えなげればいつ行ってもよく、例えばＳｉＮ膜形成後の
ポリイミド被着前に行ってもよい。プラズマ処理は、３
０Ｗ〜５００Ｗ程度のＲＦ電力で行い、例えば窒素プラ
ズマの場合では、２０ｓｃｃｍ〜２００ｓｃｃｍ程度の
ガス流量でプラズマを形成する。プラズマにより形成さ
れる損傷層は、化合物半導体基板１１の表面層にあれば
本発明の効果が得られるが、損傷層の深さは深ければ深
いほど良い。
またはＲＩＥ装置内に移し、そこで図３（ｄ）のように
プラズマ処理を施し、図４のようにダイシング領域１４
の表面層にプラズマによる結晶改質層１７を形成する。
この際のプラズマの効果としては結晶格子の切断とアモ
ルファス化を期待しているので、プラズマ種には特にこ
だわらない。例えば、窒素、酸素、フッ素や、Ａｒ等の
不活性ガスが好ましい。但し、塩素系などの腐食、エッ
チング作用のあるプラズマ種は好ましくない。このプラ
ズマ処理は、保護膜中の半導体素子形成領域に損傷を与
えなげればいつ行ってもよく、例えばＳｉＮ膜形成後の
ポリイミド被着前に行ってもよい。プラズマ処理は、３
０Ｗ〜５００Ｗ程度のＲＦ電力で行い、例えば窒素プラ
ズマの場合では、２０ｓｃｃｍ〜２００ｓｃｃｍ程度の
ガス流量でプラズマを形成する。プラズマにより形成さ
れる損傷層は、化合物半導体基板１１の表面層にあれば
本発明の効果が得られるが、損傷層の深さは深ければ深
いほど良い。
【００２３】ついで、図３（ｄ）に示すように、前記化
合物半導体基板１１を、半導体素子１２が形成されてい
ない第二の主面（裏面）側から研磨し、所定の厚さに薄
化する。このようにして化合物半導体基板（ウエハ）１
１の表面に形成された半導体素子１２の形成領域とダイ
シング領域１４とを図５に示す。化合物半導体基板１１
は、ここに示すダイシング領域１４に沿ったダイシング
ラインＣ−Ｃで縦横に切断され、図３（ｅ）のように複
数の半導体チップ１８に切り分けられる。ダイシング領
域１４は、プラズマ処理により結晶性が崩れており、こ
れに沿って化合物半導体基板１１を縦横切断すること
で、劈開が発生しにくくなり、チッピング量が少ない半
導体チップ１８が得られる。
合物半導体基板１１を、半導体素子１２が形成されてい
ない第二の主面（裏面）側から研磨し、所定の厚さに薄
化する。このようにして化合物半導体基板（ウエハ）１
１の表面に形成された半導体素子１２の形成領域とダイ
シング領域１４とを図５に示す。化合物半導体基板１１
は、ここに示すダイシング領域１４に沿ったダイシング
ラインＣ−Ｃで縦横に切断され、図３（ｅ）のように複
数の半導体チップ１８に切り分けられる。ダイシング領
域１４は、プラズマ処理により結晶性が崩れており、こ
れに沿って化合物半導体基板１１を縦横切断すること
で、劈開が発生しにくくなり、チッピング量が少ない半
導体チップ１８が得られる。
【００２４】図６はこのようにして得られた半導体チッ
プ１８を概略的に表した平面図である。従来の方法で作
製された半導体チップでは、図２に示したようなチッピ
ングが発生していたのに対し、本発明にかかる図６の半
導体チップでは、チッピングがほとんど発生せず、その
分だけダイシング領域１４の幅を小さくすることができ
る。
プ１８を概略的に表した平面図である。従来の方法で作
製された半導体チップでは、図２に示したようなチッピ
ングが発生していたのに対し、本発明にかかる図６の半
導体チップでは、チッピングがほとんど発生せず、その
分だけダイシング領域１４の幅を小さくすることができ
る。
【００２５】なお、この実施形態では、前記のようにダ
イシング領域の幅を３０〜１００μｍに設定したが、こ
の幅が狭い程チップ取れ個数を多くすることができる。
ダイシング領域の幅は、使用するダイサーブレードの幅
（刃厚）に応じて最適化が図られ、変更は可能である。
イシング領域の幅を３０〜１００μｍに設定したが、こ
の幅が狭い程チップ取れ個数を多くすることができる。
ダイシング領域の幅は、使用するダイサーブレードの幅
（刃厚）に応じて最適化が図られ、変更は可能である。
【００２６】（第２の実施形態）図７は本発明の別な実
施形態による半導体チップ（半導体装置）の製造工程を
説明する概略図である。まず始めに、図７（ａ）に示す
ように、化合物半導体基板１１の表面のダイシング領域
１４よりも少し広い領域にイオン注入法などにより酸素
イオンを注入し、結晶改質層１７を形成しておく。結晶
改質層１７におけるイオン注入深さは、半導体素子１２
のアイソレーションを確保できる程度であればよく、活
性層の注入深さ以上であればよい。また、イオン注入に
代えてエキシマレーザーやＹＡＧレーザーを照射しても
よい。
施形態による半導体チップ（半導体装置）の製造工程を
説明する概略図である。まず始めに、図７（ａ）に示す
ように、化合物半導体基板１１の表面のダイシング領域
１４よりも少し広い領域にイオン注入法などにより酸素
イオンを注入し、結晶改質層１７を形成しておく。結晶
改質層１７におけるイオン注入深さは、半導体素子１２
のアイソレーションを確保できる程度であればよく、活
性層の注入深さ以上であればよい。また、イオン注入に
代えてエキシマレーザーやＹＡＧレーザーを照射しても
よい。
【００２７】この後、図７（ｂ）に示すように、結晶改
質層１７と結晶改質層１７の間において、通常プロセス
によって電界効果トランジスタ等の半導体素子１２を形
成する。ついで、その表面にＳｉＮ等の絶縁膜１３を形
成し、フォトリソグラフィおよびエッチングによって、
半導体素子１２の電極パッド部１５とダイシング領域１
４において絶縁膜１３を開口し、ダイシング領域１４の
化合物半導体基板１１（結晶改質層１７）を露出させ
る。なお、素子形成前にイオン注入やレーザー照射を行
なわず、このタイミングでダイシング領域１４にイオン
注入やレーザー照射を行なって結晶改質層１７を形成し
てもよい。この実施形態でも、ダイシング領域１４の幅
は、３０〜１００μｍとする。
質層１７と結晶改質層１７の間において、通常プロセス
によって電界効果トランジスタ等の半導体素子１２を形
成する。ついで、その表面にＳｉＮ等の絶縁膜１３を形
成し、フォトリソグラフィおよびエッチングによって、
半導体素子１２の電極パッド部１５とダイシング領域１
４において絶縁膜１３を開口し、ダイシング領域１４の
化合物半導体基板１１（結晶改質層１７）を露出させ
る。なお、素子形成前にイオン注入やレーザー照射を行
なわず、このタイミングでダイシング領域１４にイオン
注入やレーザー照射を行なって結晶改質層１７を形成し
てもよい。この実施形態でも、ダイシング領域１４の幅
は、３０〜１００μｍとする。
【００２８】次に、化合物半導体基板１１の上に最終保
護膜として感光性ポリイミド樹脂をスピンコートにより
均一に塗布してポリイミド膜１６を形成し、図７（ｃ）
に示すように、フォトリソグラフィにより電極パッド部
１５及びダイシング領域１４のポリイミド膜１６を開口
する。なお、この時点では、半導体素子１２間のダイシ
ング領域１４の近傍における構造は、図８のようになっ
ている。
護膜として感光性ポリイミド樹脂をスピンコートにより
均一に塗布してポリイミド膜１６を形成し、図７（ｃ）
に示すように、フォトリソグラフィにより電極パッド部
１５及びダイシング領域１４のポリイミド膜１６を開口
する。なお、この時点では、半導体素子１２間のダイシ
ング領域１４の近傍における構造は、図８のようになっ
ている。
【００２９】ついで、化合物半導体基板１１を、素子形
成されていない第二の主面側（裏面側）から研磨し、図
７（ｄ）に示すように化合物半導体基板１１を所定の厚
さに薄化する。このようにして化合物半導体基板（図５
参照）１１は、ダイシング領域１４に沿ったダイシング
ラインＣ−Ｃで縦横に切断され、図７（ｅ）のように複
数の半導体チップ１８に切り分けられる。ダイシング領
域１４は、プラズマ処理により結晶性が崩れており、こ
れに沿って化合物半導体基板１１を縦横切断すること
で、劈開が発生しにくくなり、チッピング量が少ない半
導体チップ１８が得られる（図６参照）。
成されていない第二の主面側（裏面側）から研磨し、図
７（ｄ）に示すように化合物半導体基板１１を所定の厚
さに薄化する。このようにして化合物半導体基板（図５
参照）１１は、ダイシング領域１４に沿ったダイシング
ラインＣ−Ｃで縦横に切断され、図７（ｅ）のように複
数の半導体チップ１８に切り分けられる。ダイシング領
域１４は、プラズマ処理により結晶性が崩れており、こ
れに沿って化合物半導体基板１１を縦横切断すること
で、劈開が発生しにくくなり、チッピング量が少ない半
導体チップ１８が得られる（図６参照）。
【００３０】
【発明の効果】本発明の半導体装置又は半導体装置の製
造方法によれば、半導体素子の形成領域の周囲の少なく
とも表面層で、例えばプラズマ照射、イオン注入もしく
はレーザー照射により結晶層を改質しているので、半導
体基板（特に、化合物半導体基板）の切断される領域で
は結晶性の崩れた半導体層が形成される。その結果、半
導体基板の劈開性が小さくなり、半導体基板の切断時に
発生するチッピング量を低減できる。したがって、半導
体基板の切断のための領域の幅を狭くすることができ、
半導体装置の寸法を小さくし、チップ取れ個数の増加に
より高品質な半導体装置をより安価に提供することが可
能になる。
造方法によれば、半導体素子の形成領域の周囲の少なく
とも表面層で、例えばプラズマ照射、イオン注入もしく
はレーザー照射により結晶層を改質しているので、半導
体基板（特に、化合物半導体基板）の切断される領域で
は結晶性の崩れた半導体層が形成される。その結果、半
導体基板の劈開性が小さくなり、半導体基板の切断時に
発生するチッピング量を低減できる。したがって、半導
体基板の切断のための領域の幅を狭くすることができ、
半導体装置の寸法を小さくし、チップ取れ個数の増加に
より高品質な半導体装置をより安価に提供することが可
能になる。
【図１】従来例による半導体基板の構造を示す概略断面
図である。
図である。
【図２】同上の半導体基板をダイシングして得られた半
導体チップの平面図である。
導体チップの平面図である。
【図３】（ａ）〜（ｅ）は本発明の一実施形態による半
導体チップの製造工程を示す概略断面図である。
導体チップの製造工程を示す概略断面図である。
【図４】図３（ｃ）の一部を拡大して示す断面図であ
る。
る。
【図５】図３の工程により素子形成領域とダイシング領
域を形成された半導体基板の平面図である。
域を形成された半導体基板の平面図である。
【図６】同上の半導体基板をダイシングして得られた半
導体チップの平面図である。
導体チップの平面図である。
【図７】（ａ）〜（ｅ）は本発明の別な実施形態による
半導体チップの製造工程を示す概略断面図である。
半導体チップの製造工程を示す概略断面図である。
【図８】図７（ｃ）の一部を拡大して示す断面図であ
る。
る。
１１ 化合物半導体基板 １２ 半導体素子 １４ ダイシング領域 １７ 結晶改質層 １８ 半導体チップ Ｃ−Ｃ ダイシングライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 敦 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 末吉 正昭 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (6)
- 【請求項１】 複数の半導体素子を形成された半導体基
板を半導体素子毎に切断して形成された半導体装置にお
いて、 半導体素子を形成された領域の周囲で、半導体基板の結
晶層が改質されていることを特徴とする半導体装置。 - 【請求項２】 前記基板結晶の改質層は、前記半導体基
板の表面部分であることを特徴とする、請求項１に記載
の半導体装置。 - 【請求項３】 前記基板結晶の改質層は、プラズマ照
射、イオン注入もしくはレーザー照射により形成されて
いることを特徴とする、請求項１又は２に記載の半導体
装置。 - 【請求項４】 前記基板結晶の改質層は、少なくとも一
部が単結晶でないことを特徴とする請求項１、２又は３
に記載の半導体装置。 - 【請求項５】 前記半導体基板は、化合物半導体基板で
あることを特徴とする、請求項１、２、３又は４に記載
の半導体装置。 - 【請求項６】 複数の半導体素子を形成された半導体基
板上で、半導体素子の周囲領域の結晶層を改質した後、
この改質された領域に沿って半導体基板を切断すること
によって半導体素子を個々に分割することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019518A JP2002222777A (ja) | 2001-01-29 | 2001-01-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019518A JP2002222777A (ja) | 2001-01-29 | 2001-01-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222777A true JP2002222777A (ja) | 2002-08-09 |
Family
ID=18885379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019518A Pending JP2002222777A (ja) | 2001-01-29 | 2001-01-29 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2002222777A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-01-29 JP JP2001019518A patent/JP2002222777A/ja active Pending
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