JP2011258826A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、シリコン系半導体基板のうち、シリコン系半導体基板の薄板化により不要となる部分を容易に回収することのできる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体素子層が形成されたシリコン系半導体基板の表面に水素イオンを注入して、シリコン系半導体基板の表面から所定の深さに水素イオン注入層を形成し、次いで、半導体素子層と支持基板とを対向させて、半導体素子層が形成されたシリコン系半導体基板を支持基板に固定し、次いで、シリコン系半導体基板を加熱し、次いで、シリコン系半導体基板のうち、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を剥離させて回収する。
【選択図】なし

Description

本発明は、半導体装置の製造方法に関する。

従来、半導体装置（半導体チップ）の高さ方向のサイズを小型化する方法として、バックグラインドを用いて、表面に集積回路が形成されたシリコン系半導体基板の裏面側からシリコン系半導体基板を薄板化することが行われている（特許文献１参照）。
特に、貫通電極を有した複数の半導体装置を上下方向に積み重ね、貫通電極を介して、複数の半導体装置を電気的に接続する構成とされた積層型半導体装置では、積層型半導体装置の高さを低くする上で、半導体装置を構成するシリコン系半導体基板の厚さは重要であり、シリコン系半導体基板の厚さを２０μｍ〜５０μｍの厚さまで薄板化することが望まれる。
例えば、シリコン系半導体基板として市販された直径が３００ｍｍのシリコンウェハ（初期状態での厚さは７７５μｍ）を用いた場合、シリコンウェハの表面に半導体素子層を形成した後に、シリコンウェハが所定の厚さ（例えば、５０μｍ）となるように、シリコンウェハの裏面側から研削（バックグラインド）する。
また、特許文献２には、半導体素子が形成されていないシリコン系結晶基板の表面から所定の深さに水素イオンを注入して注入層を形成し、次いで、シリコン系結晶基板を加熱して注入層に空孔を形成し、その後、シリコン系結晶基板のうち、注入層よりも上方に位置する部分のシリコン系結晶基板を剥離させることで、シリコン系結晶薄板を製造することが開示されている。

特開２００３−１３３２６０号公報 特開２００１−７７０４４号公報

ところで、シリコンウェハを研削してシリコンウェハを薄板化する場合、シリコンよりなる研削屑（以下、「シリコン研削屑」という）が大量に発生する。
しかしながら、シリコン研削屑は、非常に細かいため、技術的に回収することが非常に困難であった。そのため、資源の再利用の観点からシリコン研削屑を回収したいと考えても、大量のシリコン研削屑を廃棄していた。
特に、大口径化された直径３００ｍｍのシリコンウェハを用いて複数の半導体装置を製造する場合、シリコンウェハの大部分（シリコンウェハの厚さの９０％以上）を研削するため、非常に多くの資源（具体的には、シリコン）を無駄にしていた。

本発明の一観点によれば、半導体素子層が形成されたシリコン系半導体基板の表面に水素イオンを注入して、前記シリコン系半導体基板の表面から所定の深さに水素イオン注入層を形成する工程と、前記半導体素子層と支持基板とを対向させて、前記半導体素子層が形成された前記シリコン系半導体基板を前記支持基板に固定する工程と、前記シリコン系半導体基板を加熱する工程と、前記シリコン系半導体基板の加熱後に、前記シリコン系半導体基板のうち、前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を剥離させて回収する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法によれば、半導体素子層が形成されたシリコン系半導体基板の表面に水素イオンを注入して、シリコン系半導体基板の表面から所定の深さに水素イオン注入層を形成し、次いで、半導体素子層と支持基板とを対向させて、半導体素子層が形成されたシリコン系半導体基板を支持基板に固定し、次いで、シリコン系半導体基板を加熱することで、水素イオン注入層に水素がガス化して多数の空孔が発生する。
これにより、多数の空孔が形成された水素イオン注入層により、シリコン系半導体基板を、水素イオン注入層よりもシリコン系半導体基板の表面側に位置する部分と、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分とに分離することが可能となる。

そのため、シリコン系半導体基板の加熱後に、シリコン系半導体基板のうち、水素イオン注入層よりもシリコン系半導体基板の表面側に位置する部分から水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を、１枚の板として（言い換えれば、まとまった状態で）容易に回収することができる。また、回収した部分を資源として再利用することができる。

また、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を回収する前に（言い換えれば、シリコン系半導体基板が薄板化される前に）、半導体素子層を形成することにより、半導体素子層を精度良く形成することができる。
さらに、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を回収する前に、半導体素子層が形成されたシリコン系半導体基板を支持基板に固定することにより、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を容易に剥離させることが可能になると共に、水素イオン注入層よりもシリコン系半導体基板の裏面側に位置する部分を回収後に、水素イオン注入層よりもシリコン系半導体基板の表面側に位置する部分（薄板化された部分）にさらなる加工（例えば、貫通電極の形成）を行うことができる。

本発明の実施の形態に係る半導体装置が適用される積層型半導体装置の概略を示す断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（実施の形態）
図１は、本発明の実施の形態に係る半導体装置が複数適用される積層型半導体装置の概略を示す断面図である。
図１を参照するに、積層型半導体装置１０は、配線基板１１と、配線基板１１上に積み重ねられた複数（図１の場合は４つ）の半導体装置１２と、封止樹脂１６と、外部接続端子１７とを有する。

配線基板１１は、基板本体２１と、パッド２３，２４と、配線パターン２５とを有する。基板本体２１としては、例えば、樹脂基板やセラミック基板等を用いることができる。
パッド２３は、基板本体２１の表面２１ａに設けられている。パッド２３は、配線基板１１上に積み重ねられた複数の半導体装置１２のうち、最下層に配置された半導体装置１２の貫通電極１４と接続されている。

パッド２４は、基板本体２１の裏面２１ｂに設けられている。配線パターン２５は、ビア及び配線により構成されており、基板本体２１に内設されている。配線パターン２５は、一方の端部が基板本体２１の表面２１ａから露出されており、他方の端部が基板本体２１の裏面２１ｂから露出されている。配線パターン２５の一方の端部は、パッド２３と接続されており、配線パターン２５の他方の端部は、パッド２４と接続されている。これにより、配線パターン２５は、パッド２３とパッド２４とを電気的に接続している。
半導体装置１２は、貫通電極付き半導体チップであり、半導体チップ１３と、貫通電極１４とを有した構成とされている。

半導体チップ１３は、シリコン系半導体基板３１と、半導体素子層３２と、貫通孔３３と、絶縁膜３４とを有する。シリコン系半導体基板３１は、薄板化された基板である。シリコン系半導体基板３１としては、シリコン基板、ＳｉＣ基板、ＳｉＧｅ基板、ＦｅＳｉ_２基板のうち、いずれか１つの基板を用いることができる。
ＳｉＣ基板、ＳｉＧｅ基板、ＦｅＳｉ_２基板の場合には、単結晶シリコン基板の最表面に、素子形成層としてＳｉＣ、ＳｉＧｅ、ＦｅＳｉ_２のいずれかの薄膜を設けた基板も含まれる。シリコン系半導体基板３１としてシリコン基板を用いる場合、薄板化されたシリコン基板（薄板化されたシリコンウェハを個片化したもの）を用いることができる。

半導体素子層３２は、図示していないＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、複数の絶縁層である絶縁層４１，４３，４５と、配線層４２と、配線パターン４６と、外部接続用電極４７とを有する。
絶縁層４１は、シリコン系半導体基板３１の表面３１ａに形成されている。配線層４２は、絶縁層４１上に設けられている。配線層４２は、図示していないＭＯＳトランジスタと電気的に接続されている。絶縁層４３は、配線層４２を覆うように、絶縁層４１上に設けられている。絶縁層４５は、絶縁層４３上に設けられている。絶縁層４５は、絶縁層４１，４３，４５のうち、最上層に配置された絶縁層である。絶縁層４１，４３，４５としては、例えば、酸化シリコン膜（ＳｉＯ_２膜）を用いることができる。

配線パターン４６は、絶縁層４３，４５を貫通するように設けられている。配線パターン４６は、一方の端部が配線層４２と接続されており、他方の端部が絶縁層４５の上面４５ａから露出されている。
外部接続用電極４７は、絶縁層４５の上面４５ａに設けられており、配線パターン４６の他方の端部と接続されている。これにより、外部接続用電極４７は、配線パターン４６を介して、配線層４２と電気的に接続されている。外部接続用電極４７は、上方に配置される半導体装置１２に設けられた貫通電極１４と接続される電極である。

貫通孔３３は、配線層４２と対向する絶縁層４１及びシリコン系半導体基板３１を貫通しており、配線層４２を露出している。絶縁膜３４は、貫通孔３３が露出するシリコン系半導体基板３１の面（貫通孔３３の側面の一部）を覆うように設けられている。絶縁膜３４は、シリコン系半導体基板３１と貫通電極１４との間を絶縁するための膜である。絶縁膜３４としては、例えば、酸化シリコン膜（ＳｉＯ_２膜）を用いることができる。

貫通電極１４は、絶縁膜３４が形成された貫通孔３３に設けられている。貫通電極１４の一方の端部は、配線層４２と接続されている。貫通電極１４の他方の端部は、シリコン系半導体基板３１の裏面３１ｂから突出している。
このように、貫通電極１４の他方の端部をシリコン系半導体基板３１の裏面３１ｂから突出させることで、他の半導体装置１２或いは配線基板１１に対して容易に接続することができる。

複数の半導体装置１２のうち、最下層に配置された半導体装置１２の貫通電極１４の他方の端部は、配線基板１１に設けられたパッド２３と接続されており、それ以外の半導体装置１２は、直下に配置された半導体装置１２の外部接続用電極４７と接続されている。これにより、配線基板１１及び複数の半導体装置１２は、電気的に接続されている。

封止樹脂１６は、積み重ねられた複数の半導体装置１２を覆うように、配線基板１１上に設けられている。
外部接続端子１７は、配線基板１１のパッド２４に設けられている。外部接続端子１７は、積層型半導体装置１０をマザーボード等の基板（図示せず）に実装する際、マザーボードのパッドと接続される端子である。外部接続端子１７としては、例えば、半田ボールを用いることができる。

ここで、図１を参照して、積層型半導体装置１０の製造方法について簡単に説明する。始めに、周知の手法により、上記説明した配線基板１１を準備する。次いで、後述する図２〜図１２に示す工程の処理を行うことで製造された半導体装置１２を複数（この場合、４つ）準備する。
次いで、例えば、半田を介して、最下層に配置される半導体装置１２の貫通電極１４と配線基板１１のパッド２３とを接続することで、配線基板１１に半導体装置１２を実装する。次いで、同様な手法により、半田を介して、下層に配置された半導体装置１２の外部接続用電極４７に、上層に配置される半導体装置１２の貫通電極１４を接続し、これを繰り返すことで、配線基板１１上に、複数の半導体装置１２を積み重ねる。

次いで、積み重ねられた複数の半導体装置１２を封止樹脂１６により封止し、その後、配線基板１１に設けられたパッド２４に外部接続端子１７を形成することで、積層型半導体装置１０が製造される。
なお、図１では、配線基板１１上に、４つの半導体装置１２を積み重ねた場合を例に挙げて説明したが、配線基板１１上に積み重ねる半導体装置１２の数は、２つ以上であればよく、図１に示す半導体装置１２の数に限定されない。

図２〜図１２は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図２〜図１２に示す構造体の断面は、図１に示す半導体装置１２の切断面に対応している。また、図２〜図１２において、図１に示す半導体装置１２と同一構成部分には同一符号を付す。
図２〜図１２を参照して、本実施の形態の半導体装置１２の製造方法について説明する。
始めに、図２に示す工程では、複数の半導体装置形成領域Ａ、及び複数の半導体装置形成領域Ａを囲む切断領域Ｂ（スクライブ領域）を有したシリコン系半導体基板５１を準備する。シリコン系半導体基板５１は、薄板化した後（シリコン系半導体基板５１の後述する第２の部分６２を除去した後）に、切断領域Ｂを切断することで、図１に示すシリコン系半導体基板３１となる基板である。
つまり、シリコン系半導体基板５１は、複数のシリコン系半導体基板３１の母材となる基板である。シリコン系半導体基板５１としては、シリコン基板（シリコンウェハ）、ＳｉＣ基板、ＳｉＧｅ基板、ＦｅＳｉ_２基板のうち、いずれか１つの基板を用いることができる。シリコン系半導体基板５１としてシリコンウェハを用いた場合、シリコンウェハとしては、例えば、直径３００ｍｍで厚さが７７５μｍとされたものを用いることができる。
なお、以下の説明では、シリコン系半導体基板５１としてシリコンウェハを用いた場合（言い換えれば、シリコン系半導体基板５１の材料としてシリコンを用いた場合）を例に挙げて説明する。

次いで、シリコン系半導体基板５１の表面５１ａに、周知の手法により、図示していないＭＯＳトランジスタ、絶縁層４１，４３，４５（複数の絶縁層）、配線層４２、配線パターン４６、及び外部接続用電極４７等を有した半導体素子層３２を形成する。これにより、図２に示すように、複数の半導体装置形成領域Ａに図１に示す半導体素子層３２が形成される。半導体素子層３２の厚さは、概略１０μｍ以下である。
また、図２に示すように、シリコン系半導体基板５１の表面５１ａに半導体素子層３２を形成すると、シリコン系半導体基板５１の裏面５１ｂに第１の膜５２が形成される場合や、シリコン系半導体基板５１の外周端面５１ｃに第２の膜５３が形成される場合がある。
第１及び第２の膜５２，５３は、半導体装置１２を製造する上で不要な膜である。第１及び第２の膜５２，５３は、シリコン系半導体基板５１を構成する材料（本実施の形態の場合、シリコン）とは異なる材料により構成された膜である。
第１及び第２の膜５２，５３は、半導体素子層３２を構成する絶縁層４１，４３，４５や、配線層４２、配線パターン４６、及び外部接続用電極４７を形成する際に成膜する導電膜等により構成された膜である。

次いで、図３に示す工程では、シリコン系半導体基板５１の裏面５１ｂの研磨を行う。これにより、図２に示す第１の膜５２を除去する。このとき、シリコン系半導体基板５１の裏面５１ｂ全体が露出するまで研磨を行う。この場合のシリコン系半導体基板５１の研磨量は、例えば、５〜１０μｍとすることができる。
次いで、シリコン系半導体基板５１の外周端面５１ｃの研磨を行う。これにより、図２に示す第２の膜５３を除去する。このとき、シリコン系半導体基板５１の外周端面５１ｃ全体が露出するまで研磨を行う。
このように、シリコン系半導体基板５１の裏面５１ｂ及び外周端面５１ｃの研磨を行うことで、第１及び第２の膜５２，５３（不要な膜）を除去することにより、後述する図６に示す工程において回収されるシリコン系半導体基板５１の第２の部分６２のシリコンの純度を高くすることができる。
なお、図３では、シリコン系半導体基板５１の裏面５１ｂを研磨した後に、シリコン系半導体基板５１の外周端面５１ｃの研磨を行う場合を例に挙げて説明したが、先にシリコン系半導体基板５１の外周端面５１ｃの研磨を行い、その後、シリコン系半導体基板５１の裏面５１ｂの研磨を行ってもよい。
また、シリコン系半導体基板５１の裏面５１ｂ及び外周端面５１ｃに成膜された第１及び第２の膜５２，５３の除去は、後述する図６に示す工程（第２の部分６２を回収する工程）の前に行えばよく、例えば、水素イオン注入層５４を形成後に、第１及び第２の膜５２，５３を除去してもよい。

次いで、図４に示す工程では、半導体素子層３２を介して、シリコン系半導体基板５１の全面に水素イオンを注入して、シリコン系半導体基板５１の表面５１ａから所定の深さに水素イオン注入層５４を形成する。半導体素子層３２の厚さは、先に説明したように概略１０μｍ以下であるため、半導体素子層３２を介して、シリコン系半導体基板５１に水素イオンを注入することが可能である。
上記所定の深さは、後述する図７に示す工程の研磨量を考慮して、図１に示すシリコン系半導体基板３１の厚さよりも少し厚い値に設定するとよい。

また、水素イオン注入層５４を形成する位置（シリコン系半導体基板５１の深さ方向の位置）の調整は、水素イオンを注入する際のエネルギーの設定により行う。例えば、半導体素子層３２の表面から約２０μｍの深さに位置するシリコン系半導体基板５１に水素イオン注入層５４を形成する場合、イオン注入時のエネルギーを１４００ＫｅＶに設定して水素イオンを注入する。
水素イオン注入層５４は、半導体素子層３２の表面を基準とした際、半導体素子層３２の表面から２０〜５０μｍの深さ（所定の深さ）に位置するシリコン系半導体基板５１に形成するとよい。この場合、イオン注入する水素イオンのドーズ量は、５×１０^１６〜５ｘ１０^１７ ａｔｏｍｏｓ／ｃｍ^３の範囲で設定することができる。

次いで、図５に示す工程では、半導体素子層３２と支持基板５６とを対向させて、半導体素子層３２が形成されたシリコン系半導体基板５１を支持基板５６に固定する。
具体的には、図４に示す水素イオン注入層５４が形成された構造体を上下反転させた後、接着層５７を介して、シリコン系半導体基板５１に形成された半導体素子層３２と支持基板５６の接着面５６ａとが対向するように、半導体素子層３２と支持基板５６とを接着する。支持基板５６としては、光透過性の基板を用いることができる。具体的には、支持基板５６としては、ガラス基板を用いることができる。
次いで、窒素雰囲気中において、水素イオン注入層５４が形成されたシリコン系半導体基板５１を加熱する。具体的には、窒素雰囲気中で、３５０〜４００℃の温度で５〜１０分間程度、シリコン系半導体基板５１を加熱する。

これにより、水素イオン注入層５４において水素がガス化し、水素イオン注入層５４に多数の空孔（図示せず）が発生するため、該多数の空孔が発生した水素イオン注入層５４により、シリコン系半導体基板５１を、水素イオン注入層５４よりもシリコン系半導体基板５１の表面５１ａ側に位置する第１の部分６１（複数のシリコン系半導体基板３１の母材となる部分）と、水素イオン注入層５４よりもシリコン系半導体基板５１の裏面５１ｂ側に位置する第２の部分６２（資源として回収して再利用する部分）とに分離させることが可能となる。第１の部分６１は、複数の図１に示すシリコン系半導体基板３１の母材となる基板である。

次いで、図６に示す工程では、図５に示す水素イオン注入層５４を境にして、シリコン系半導体基板５１に引っ張り力を加えることで、図５に示す第２の部分６２の形状（具体的には、円形の薄板形状）を保ったまま、第１の部分６１から第２の部分６２を剥離させ、半導体装置１２の構成として不要な第２の部分６２を回収する。
このように、第１の部分６１から第２の部分６２を剥離させることで、シリコン系半導体基板５１を容易に薄板化（薄板化されたシリコン系半導体基板５１が第１の部分６１）できると共に、シリコンの純度の高い第２の部分６２を１枚の板（円形の薄板）として容易に回収することができる。

回収した第２の部分６２は、第２の部分６２に含まれるシリコン以外の不純物を除去した後、例えば、シリコンのインゴットを形成する際の材料として再利用することができる。そして、シリコンのインゴットは、円板状にスライスされ、その後、研削及び研磨されることでシリコンウェハとなる。
また、第２の部分６２を剥離させることで、半導体素子層３２が形成されたシリコン系半導体基板５１を容易に薄板化することができる。本実施の形態の場合、薄板化されたシリコン系半導体基板５１が第１の部分６１である。
なお、図６に示す第１の部分６１の第２の面６１ｂ（半導体素子層３２が形成された第１の面６１ａとは反対側に位置する第１の部分６１の面）には、水素イオン注入層５４に形成された多数の空孔の影響により、微細な凹凸が形成されてしまう。

次いで、図７に示す工程では、図６に示す第１の部分６１の第２の面６１ｂ（半導体素子層３２が形成された第１の部分６１の第１の面６１ａの反対側に位置する面）を平坦化する。第１の部分６１の研磨量は、数μｍとすることができる。

次いで、図８に示す工程では、配線層４２と対向する絶縁層４１及び第１の部分６１を貫通するように、配線層４２を露出する貫通孔３３を形成する。次いで、貫通孔３３から露出された第１の部分６１の面（貫通孔３３の側面の一部を構成する第１の部分６１の面）に絶縁膜３４を形成する。
これにより、第１の部分６１のうち、複数の半導体装置形成領域Ａに図１に示す半導体チップ１３が形成される。この段階では、複数の半導体チップ１３は、個片化されておらず、連結されている。
次いで、絶縁膜３４が設けられた貫通孔３３に、一方の端部が配線層４２と接続され、他方の端部が第１の部分６１の第２の面６２ｂから突出するように、貫通電極１４を形成する。貫通電極１４は、貫通孔３３内に形成することで、第１の部分６１を貫通する。
これにより、複数の半導体装置形成領域Ａに、図１に示す半導体装置１２に相当する構造体が形成される。

次いで、図９に示す工程では、図８に示す構造体の上下を反転させた後、第１の部分６１に形成された半導体素子層３２から図８に示す支持基板５６及び接着層５７を除去する。具体的には、支持基板５６としてガラス基板を用いた場合、例えば、支持基板５６を介して、接着層５７にレーザ光を照射することで、第１の部分６１に形成された半導体素子層３２から図８に示す支持基板５６及び接着層５７を除去する。

次いで、図１０に示す工程では、複数の貫通電極１４が突出した側の第１の部分６１の第２の面６１ｂをダイシングテープ６４に貼り付ける。
次いで、図１１に示す工程では、ダイサーを用いて、図１０に示す切断領域Ｂに対応する半導体素子層３２及び第１の部分６１を切断する（言い換えれば、複数の半導体装置形成領域Ａを個片化するように半導体素子層３２及び第１の部分６１を切断する）ことで、複数の半導体装置１２を個片化する。
次いで、図１２に示す工程では、図１１に示す個片化された複数の半導体装置１２からダイシングテープ６４を除去することで、図１に示す半導体装置１２が複数製造される。

本実施の形態の半導体装置の製造方法によれば、複数の半導体装置形成領域Ａを有するシリコン系半導体基板５１の表面５１ａに半導体素子層３２を形成し、次いで、半導体素子層３２を介して、シリコン系半導体基板５１の全面に水素イオンを注入することで、シリコン系半導体基板５１の表面５１ａから所定の深さに水素イオン注入層５４を形成し、次いで、半導体素子層３２を支持基板５６に接着し、次いで、窒素雰囲気中において、シリコン系半導体基板５１を加熱することにより、水素イオン注入層５４において水素がガス化し、水素イオン注入層５４に多数の空孔が発生するため、該多数の空孔が発生した水素イオン注入層５４により、シリコン系半導体基板５１を、水素イオン注入層５４よりもシリコン系半導体基板５１の表面５１ａ側に位置する第１の部分６１と、水素イオン注入層５４よりもシリコン系半導体基板５１の裏面５１ｂ側に位置する第２の部分６２と、に分離することが可能となる。

これにより、シリコン系半導体基板５１の加熱後に、第１の部分６１（複数の半導体装置１２に設けられたシリコン系半導体基板３１の母材）から第２の部分６２を剥離させて、シリコン系半導体基板５１を容易に薄板化（薄板化されたシリコン系半導体基板５１が第１の部分６１）することができると共に、第２の部分６２を１枚の円形状の板として（まとまった状態で）容易に回収することができる。また、回収した第２の部分６２（シリコン）を資源として再利用することができる。

また、水素イオン注入層５４よりもシリコン系半導体基板５１の裏面５１ｂ側に位置する部分を回収する前に（言い換えれば、シリコン系半導体基板５１が薄板化される前に）、半導体素子層３２を形成することにより、半導体素子層３２を精度良く形成することができる。
さらに、水素イオン注入層５４よりもシリコン系半導体基板５１の裏面５１ｂ側に位置する第２の部分６２を回収する前に、半導体素子層３２が形成されたシリコン系半導体基板５１を支持基板５６に固定することにより、第２の部分６２を容易に剥離させることが可能になると共に、第２の部分６２を回収後に、第１の部分６１にさらなる加工（例えば、貫通電極１４の形成）を行うことができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態の半導体装置の製造方法は、半導体装置１２を構成する半導体チップ１３の厚さを５０μｍ以下にする場合に、特に有効である。

本発明は、半導体装置の製造方法に適用可能である。

１０…積層型半導体装置、１１…配線基板、１２…半導体装置、１３…半導体チップ、１４…貫通電極、１６…封止樹脂、１７…外部接続端子、２１…基板本体、２１ａ，３１ａ，５１ａ…表面、２１ｂ，３１ｂ，５１ｂ…裏面、２３，２４…パッド、２５…配線パターン、３１，５１…シリコン系半導体基板、３２…半導体素子層、３３…貫通孔、３４…絶縁膜、４１，４３，４５…絶縁層、４２…配線層、４５ａ…上面、４６…配線パターン、４７…外部接続用電極、５１ｃ…外周側面、５２…第１の膜、５３…第２の膜、５４…水素イオン注入層、５６…支持基板、５６ａ…接着面、５７…接着層、６１…第１の部分、６１ａ…第１の面、６１ｂ…第２の面、６２…第２の部分、６４…ダイシングテープ、Ａ…半導体装置形成領域、Ｂ…切断領域

Claims (12)

1. 半導体素子層が形成されたシリコン系半導体基板の表面に水素イオンを注入して、前記シリコン系半導体基板の表面から所定の深さに水素イオン注入層を形成する工程と、
   前記半導体素子層と支持基板とを対向させて、前記半導体素子層が形成された前記シリコン系半導体基板を前記支持基板に固定する工程と、
   前記シリコン系半導体基板を加熱する工程と、
   前記シリコン系半導体基板の加熱後に、前記シリコン系半導体基板のうち、前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を剥離させて回収する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記所定の深さは、前記半導体素子層の表面を基準とした際、２０〜５０μｍであることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を回収した後、前記半導体素子層から前記支持基板を除去する工程を設けたことを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を剥離させる前に、前記シリコン系半導体基板の裏面を研磨する工程を設けたことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
5. 前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を剥離させる前に、前記シリコン系半導体基板の外周端面を研磨する工程を設けたことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
6. 前記半導体素子層は、前記シリコン系半導体基板の表面に複数の絶縁層を形成する工程と、
   前記複数の絶縁層に内設される配線層を形成する工程と、
   前記配線層と電気的に接続されるように、前記複数の絶縁層のうち、最上層に配置された絶縁層上に外部接続用電極を形成する工程と、を含む工程により形成することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
7. 前記水素イオン注入層よりも前記シリコン系半導体基板の裏面側に位置する部分を剥離させて回収する工程と前記支持基板を除去する工程との間に、前記シリコン系半導体基板のうち、前記水素イオン注入層よりも前記シリコン系半導体基板の表面側に位置する部分を貫通し、一方の端部が前記配線層と接続され、前記水素イオン注入層よりも前記シリコン系半導体基板の表面側に位置する部分に対して電気的に絶縁された貫通電極を形成する工程を設けたことを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記貫通電極は、前記水素イオン注入層よりも前記シリコン系半導体基板の表面側に位置する部分から、前記貫通電極の他方の端部が突出するように形成することを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記貫通電極を形成する前に、前記水素イオン注入層よりも前記シリコン系半導体基板の表面側に位置する部分の前記半導体素子層が形成された面とは反対側に位置する面を研磨により平坦化する工程を設けたことを特徴とする請求項７または８記載の半導体装置の製造方法。
10. 前記シリコン系半導体基板に、複数の前記半導体装置を形成することを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
11. 前記半導体素子層から前記支持基板を除去する工程後に、複数の前記半導体装置を個片化する工程を設けたことを特徴とする請求項１０記載の半導体装置の製造方法。
12. 前記シリコン系半導体基板は、シリコン基板、ＳｉＣ基板、ＳｉＧｅ基板、ＦｅＳｉ_２基板のうち、いずれか１つの基板であることを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。

Images