JP2016004835A - 積層デバイスの製造方法 - Google Patents

Abstract

【課題】複数枚のウェーハを積層する際のプロセス数を減少できるようにすること。
【解決手段】積層させた複数の半導体ウェーハ（１０、２０、３０）をベースウェーハ（１１０）に貼り合わせて積層ウェーハ（６０）を形成する。半導体ウェーハの表面には、エッチング剤に反応しない導電性部材で形成されて半導体デバイス（１３、２３、３３）に接続される導電性接続部（１４、２４、３４）が形成されている。各導電性接続部は、エッチングがなされる開口（１４ａ、２４ａ、３４ａ）を有している。積層ウェーハの形成後、最上層の第１半導体ウェーハの半導体デバイスから最下層の第３半導体ウェーハの半導体デバイスまで一括で貫通する孔（６６）をエッチングで形成する。その後、孔に金属を充填して一括貫通電極（７０）を形成し、積層された各半導体ウェーハの各半導体デバイス間を接続する。
【選択図】図１５

Description

本発明は、複数のデバイスが積層された積層デバイスの製造方法に関する。

近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。一方、半導体デバイスチップの積層方法として、複数の半導体ウェーハ同士を積層し、積層したウェーハを貫く貫通電極を形成してウェーハ同士を接続する積層方法が開発されつつある（Ｗａｆｅｒ ｏｎ ｗａｆｅｒ：ＷＯＷ、例えば特許文献１）。

ＷＯＷにて３枚以上の複数枚のウェーハを積層する場合、ベースウェーハに薄化した１枚のウェーハを貼り合わせて積層した後、エッチング処理等を行うことでウェーハに貫通電極を形成する。この貫通電極を形成した後、ベースウェーハに積層されたウェーハに対して別のウェーハを貼り合わせて積層し、かかるウェーハにも同様の手順で貫通電極を形成する。そして、ウェーハの積層枚数分、ウェーハの貼り合わせと、貫通電極の形成とが順次繰り返して行われ、ウェーハのデバイス同士が電気的に接続される。

特開２０１２−１３４２３１号公報

しかし、上記したウェーハの積層においては、ウェーハの積層枚数が増える程、ウェーハに貫通電極を形成する工程数が増えることとなる。この結果、エッチング処理に加え、エッチング処理に伴う露光、現像処理等の複数の処理を複数回繰り返すこととなり、プロセス数が増大してしまうという問題がある。

本発明は、上記問題に鑑みてなされたものであり、その目的は、複数枚のウェーハを積層する際のプロセス数を減少することができる積層デバイスの製造方法を提供することである。

本発明の積層デバイスの製造方法は、複数の半導体デバイスが積層された積層デバイスの製造方法であって、基台の表面に複数の半導体デバイスが形成されたベースウェーハの表面側に、表面に複数の半導体デバイスが形成され且つ薄化された複数の半導体ウェーハを貼り合わせて積層ウェーハを形成する積層ウェーハ形成ステップと、積層ウェーハ形成ステップを実施した後に、積層ウェーハのベースウェーハを下側とした状態で、最上層の半導体ウェーハの半導体デバイスから最下層の半導体ウェーハの半導体デバイスまで一括で貫通する孔をエッチングで形成し、その後、孔に金属を充填して一括貫通電極を形成して、積層された各半導体ウェーハの各半導体デバイス間を接続する一括貫通電極形成ステップと、一括貫通電極形成ステップを実施した後に、積層ウェーハを個々の積層デバイスへ分割する分割ステップと、を備え、各半導体ウェーハの表面には、エッチングの際にエッチング剤に反応しない導電性部材で形成され且つエッチングがなされる開口を有し、各半導体デバイスに接続された導電性接続部が形成され、導電性接続部の各開口は、最上層の半導体ウェーハから最下層の半導体ウェーハに向かって徐々に小さくなるように形成されており、一括貫通電極形成ステップにおいて、積層ウェーハの上層から下層に向かって各開口の大きさでエッチング処理がなされることで、断面視で階段状に細くなるように孔が形成され、孔内に形成される一括貫通電極が各導電性接続部と接続し各半導体デバイス間が接続されること、を特徴とする。

この方法では、薄化したウェーハを所望枚数積層した後、一括貫通電極形成ステップによって、積層する半導体デバイス間を接続する一括貫通電極を一括して形成することができる。従って、積層する半導体デバイス間を接続するためのエッチング処理の回数を１回にすることができる。この結果、ウェーハを積層する度に貫通電極の形成を行う従来技術に比べ、エッチング処理の回数だけでなく、エッチング処理に伴う各処理のプロセス数も減少でき、積層デバイスの製造時間の大幅な削減を通じてスループットの向上を図ることができる。

本発明によれば、積層する半導体デバイス間を接続する一括貫通電極を一括して形成することができるので、複数枚のウェーハを積層する際のプロセス数を減少することができる。

実施の形態に係る積層デバイスの製造方法に用いる各半導体ウェーハ及びベースウェーハの概略斜視図である。 トリミングステップの説明図である。 サポート部材貼着ステップの説明図である。 薄化ステップの説明図である。 積層ウェーハ形成ステップにおける第２ウェーハ積層ステップの説明図である。 積層ウェーハ形成ステップにおける第３ウェーハ積層ステップ及びベースウェーハ積層ステップの説明図である。 積層ウェーハ形成ステップにおけるサポート部材剥離ステップの説明図である。 積層された各導電性接続部の説明用概略斜視図である。 図７のＡ部拡大図である。 一括貫通電極形成ステップにおけるレジスト膜形成ステップの説明図である。 一括貫通電極形成ステップにおけるエッチングステップの説明図である。 一括貫通電極形成ステップにおける絶縁膜形成ステップの説明図である。 一括貫通電極形成ステップにおける銅充填ステップの説明図である。 ベースウェーハ薄化ステップの説明図である。 分割ステップの説明図である。

以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法について説明する。先ず、図１を参照して、各半導体ウェーハ及びベースウェーハについて説明する。図１は、各半導体ウェーハ及びベースウェーハの概略斜視図である。

図１に示すように、第１半導体ウェーハ１０は、円板状のシリコンからなる第１基台１１を備え、第１基台１１の表面１１ａには格子状に交差する複数の第１分割予定ライン（ストリート）１２が設定されている。図１の符号１１ｂは、第１基台１１の裏面１１ｂであり、第１半導体ウェーハ１０の裏面となる。第１半導体ウェーハ１０は、ＬＳＩ等からなる複数の第１半導体デバイス１３を更に備え、第１半導体デバイス１３は、第１分割予定ライン１２によって区画された各領域に形成されている。第１半導体ウェーハ１０の表面であって第１半導体デバイス１３の表面には、第１導電性接続部１４（図２及び図６参照、図１では不図示）が形成されている。第１導電性接続部１４は、第１半導体デバイス１３に接続されて電極として機能するものであり、形状等については後述する。

本実施の形態の製造方法では、第１半導体ウェーハ１０に加え、第２半導体ウェーハ２０及び第３半導体ウェーハ３０と、ベースウェーハ１１０とを使用している（図６参照）。第１半導体ウェーハ１０に対し、第２半導体ウェーハ２０、第３半導体ウェーハ３０、ベースウェーハ１１０は、材質や内部構造等が異なるものの、外観上は類似した構成となる。従って、第２半導体ウェーハ２０及び第３半導体ウェーハ３０の構成については、第１半導体ウェーハ１０の各構成の名称の「第１」を「第２」、「第３」に変更し、符号の下二桁目の「１」を「２」、「３」に変更して図１中括弧内に併記することで、説明を省略する。また、ベースウェーハ１１０の構成については、第１半導体ウェーハ１０の各構成の名称の「第１」を省略し、第１半導体ウェーハ１０の各構成の符号の前に「１」を追記して図１中括弧内に併記することで、説明を省略する。

続いて、本実施の形態に係る積層デバイスの製造方法について、図２乃至図１５を参照して説明する。図２は、トリミングステップの説明図、図３は、サポート部材貼着ステップの説明図、図４は、薄化ステップの説明図、図５乃至図７は、積層ウェーハ形成ステップの説明図である。図８及び図９は、各導電性接続部の説明図、図１０乃至図１３は、一括貫通電極形成ステップの説明図、図１４は、ベースウェーハ薄化ステップの説明図、図１５は、分割ステップの説明図である。なお、図２乃至図７、図１０乃至図１５に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。

まず、図２に示すように、第１半導体ウェーハ１０に対してトリミングステップを実施する。このステップでは、切削装置（不図示）のテーブル５０上に第１半導体ウェーハ１０を保持する。第１半導体ウェーハ１０は、表面１１ａを上に向けて第１半導体ウェーハ１０の中心がテーブル５０の回転軸に一致するように保持される。そして、高速回転する切削ブレード５１で第１基台１１の外周部分を切り込み、テーブル５０を介して第１半導体ウェーハ１０を１回転することで、第１基台１１の外周部分を切削ブレード５１によって除去する。この除去によって、円弧状の断面となる第１基台１１の外周部分のうち、表面１１ａから厚み方向中間部までが除去され、裏面１１ｂ側の一部が残った形状に形成される。

トリミングステップを実施した後、図３に示すように、サポート部材貼着ステップを実施する。このステップでは、平板形状をなすガラス板等のサポート部材５４の図３中上面に対し、仮接着剤５６を介して、第１半導体ウェーハ１０の第１半導体デバイス１３側（表面１１ａ側）を押圧して貼着する。仮接着剤は、ＵＶ照射や薬品処理等を行うことによって、接着力を失う性質を有する。

サポート部材貼着ステップを実施した後、図４に示すように、薄化ステップを実施する。このステップでは、サポート部材５４に貼着された第１半導体ウェーハ１０の図中二点鎖線で示す裏面１１ｂ側を研削装置（不図示）で研削し、第１基台１１を所定の仕上げ厚みになるまで研削を継続して薄化する。この薄化では、トリミングステップで除去されなかった第１基台１１の裏面１１ｂ側の外周部分が除去され、第１基台１１の外周がナイフエッジ状になることが回避される。

薄化ステップを実施した後、図５乃至図７に示すように、積層ウェーハ形成ステップを実施する。積層ウェーハ形成ステップは、第２ウェーハ積層ステップ、第３ウェーハ積層ステップ、ベースウェーハ積層ステップ、サポート部材剥離ステップの順に行う。

図５は、第２ウェーハ積層ステップの説明図である。このステップを実施する前に、図５に示すように、第２半導体ウェーハ２０に対し、上記したトリミングステップと同様の要領によって第２基台２１の外周部分を除去しておく。

第２ウェーハ積層ステップでは、先ず、第１半導体ウェーハ１０における第１基台１１の裏面１１ｂ側に永久接着剤５８を塗布する。永久接着剤５８は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。次に、真空中において、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側を、第１半導体ウェーハ１０の裏面１１ｂ側（永久接着剤５８側）に対面させる。次いで、第１半導体ウェーハ１０と第２半導体ウェーハ２０とのアライメントを行い、第１半導体デバイス１３と第２半導体デバイス２３とが上下方向に整列して対応した状態に位置付ける。この状態から、第１半導体ウェーハ１０と第２半導体ウェーハ２０とを永久接着剤５８で貼り合わせる。永久接着剤５８による貼り合わせ後、第２半導体ウェーハ２０の露呈する裏面２１ｂ側を研削装置（不図示）で研削し、第２基台２１を図中二点鎖線で示す所定の仕上げ厚みになるまで研削を継続して薄化する。

第２ウェーハ積層ステップを実施した後、第２半導体ウェーハ２０の裏面２１ｂ側に第３半導体ウェーハ３０（図６参照）を積層する第３ウェーハ積層ステップを実施する。このステップは、積層対象となるウェーハが異なるだけで第２ウェーハ積層ステップと同様の要領によって行われる。よって、ここでは説明を省略する。

なお、図６では、ベースウェーハ１１０の他に、第１半導体ウェーハ１０から第３半導体ウェーハ３０の３枚のウェーハを積層したが、第２ウェーハ積層ステップと同様の要領となる積層ステップを順次繰り返し行い、ウェーハの積層枚数を更に増やしてもよい。また、ウェーハの積層枚数を２枚として第３半導体ウェーハ３０を省略してもよい。

図６に示すように、第２半導体ウェーハ２０の裏面２１ｂ側に第３半導体ウェーハ３０を積層した後、ベースウェーハ積層ステップを実施する。図６は、ベースウェーハ積層ステップの説明図である。このステップでは、ベースウェーハ１１０の外周をトリミングせずに、永久接着剤５８でベースウェーハ１１０の表面１１１ａ側と第３半導体ウェーハ３０の露呈する裏面３１ｂ側とを貼り合わせる。この貼り合わせの要領は、第２ウェーハ積層ステップと同様であるが、貼り合わせた直後にベースウェーハ１１０の薄化は行わない。

ベースウェーハ積層ステップを実施した後、図７に示すように、サポート部材剥離ステップを実施する。図７は、サポート部材剥離ステップの説明図である。このステップでは、ベースウェーハ１１０が下側に、サポート部材５４が上側に位置する状態に配設してから、仮接着剤５６に所定処理を施して接着力を失わせた後、第１半導体ウェーハ１０からサポート部材５４を剥離する。これにより、第１半導体ウェーハ１０からサポート部材５４と共に仮接着剤５６が除去された積層ウェーハ６０が形成される。積層ウェーハ６０では、第１半導体デバイス１３が露呈した状態となり、第１半導体ウェーハ１０が最上層に位置し、ベースウェーハ１１０が最下層に位置する。

積層ウェーハ形成ステップを実施した後、一括貫通電極形成ステップを実施する。ここで、一括貫通電極形成ステップについて説明する前に、図７乃至図９を参照して、導電性接続部について説明する。図８は、積層された各導電性接続部の説明用概略斜視図、図９は、図７のＡ部拡大図である。

図７に示すように、積層ウェーハ６０では、上から下に向かって順に第１半導体ウェーハ１０、第２半導体ウェーハ２０、第３半導体ウェーハ３０、ベースウェーハ１１０が積層されている。従って、図８及び図９にも示すように、上から下に向かって順に、第１導電性接続部１４、第２導電性接続部２４、第３導電性接続部３４、導電性接続部１１４が整列した状態で配置されている。各導電性接続部１４、２４、３４、１１４は、後述するエッチングの際にエッチング剤に反応しない導電性部材によって形成され、特に限定されるものでないが、本実施の形態では、アルミ膜によって形成されている。第１導電性接続部１４、第２導電性接続部２４、第３導電性接続部３４は、面内中央部に円形の開口１４ａ、２４ａ、３４ａを有している。各開口１４ａ、２４ａ、３４ａは、中心位置が同一鉛直線上に配置されている。各開口１４ａ、２４ａ、３４ａは、上から下に向かって徐々に開口面積が小さくなるように形成され、最上位の開口１４ａが最大となり、最下位の開口３４ａが最小となっている。なお、導電性接続部１１４の面内には開口が形成されていない。各開口１４ａ、２４ａ、３４ａの内部では、各半導体デバイス１３、２３、３３が各導電性接続部１４、２４、３４で被覆されないので、後述するエッチングの際にエッチング剤に反応する。

図１０乃至図１３は、一括貫通電極形成ステップの説明図である。一括貫通電極形成ステップは、レジスト膜形成ステップ、エッチングステップ、絶縁膜形成ステップ、銅充填ステップの順に行う。

図１０は、レジスト膜形成ステップの説明図である。このステップを実施する前に、第１半導体ウェーハ１０の表面１１ａに酸化膜（ＳｉＯ_２膜）１８を形成しておく。レジスト膜形成ステップでは、スピンコート法等により酸化膜１８の上面にレジストを塗布してレジスト膜６２を形成する。レジスト膜６２の形成後、レジスト膜６２をパターンに従って露光することで、露光した部分のレジスト膜６２を化学変化させる。そして、化学変化したレジスト膜６２を薬液によって除去して現像することによってマスク６４を形成する。マスク６４では、第１導電性接続部１４の開口１４ａ及びその周辺領域においてレジスト膜６２が除去された状態となる。

レジスト膜形成ステップを実施した後、図１１に示すように、エッチングステップを実施する。図１１は、エッチングステップの説明図である。このステップでは、マスク６４を介してエッチング剤を使用したエッチング処理を施す。エッチング処理では、３枚の半導体ウェーハ１０、２０、３０のうち、最上層に位置する第１半導体ウェーハ１０の第１半導体デバイス１３から最下層に位置する第３半導体ウェーハ３０の第３半導体デバイス３３まで一括で貫通する孔６６を形成する。つまり、１回のエッチング処理によって、マスク６４及び各開口１４ａ、２４ａ、３４ａの内部を通過する孔６６を形成する。また、エッチング処理は、積層ウェーハ６０における上層から下層に向かって各開口１４ａ、２４ａ、３４ａの大きさで腐食が進行する。この腐食では、酸化膜１８、各半導体デバイス１３、２３、３３、各基台１１、２１、３１及び３層の永久接着剤５８がエッチング剤とそれぞれ反応する。積層ウェーハ６０を断面視した孔６６の形状は、下方に向かうに従って階段状に細くなるように形成される。孔６６の下部は、電極１１４の上面に達するように形成される。孔６６の形成後、薬液等によってレジスト膜６２を剥離する。

エッチングステップを実施した後、図１２に示すように、絶縁膜形成ステップを実施する。図１２は、絶縁膜形成ステップの説明図である。このステップでは、ＣＶＤ法によって、酸化膜１８及び導電性接続部１４、２４、３４、１１４の各上面だけでなく、孔６６の内部にもＳｉＮ膜又はＳｉＯ膜からなる絶縁膜を堆積する。その後、垂直性のドライエッチングを施すことによって、酸化膜１８及び第１導電性接続部１４の各上面に堆積された絶縁膜を除去する。また、垂直性のドライエッチングでは、孔６６の底側で水平となる導電性接続部１１４の上面や、孔６６の内部で水平方向に位置する第２導電性接続部２４及び第３導電性接続部３４の各上面に堆積された絶縁膜も除去する。これにより、孔６６の内部において上下方向に延びる内周面だけに絶縁膜６８が残存して形成される。

絶縁膜形成ステップを実施した後、図１３に示すように、銅充填ステップを実施する。図１３は、銅充填ステップの説明図である。このステップでは、最上層となる第１半導体ウェーハ１０の上面側から、孔６６内（絶縁膜６８の内側）に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、孔６６の内部において、上端側が露出する一括貫通電極７０が形成され、一括貫通電極７０の周囲は絶縁膜６８によって被覆される。一括貫通電極７０は、孔６６の内側形状に応じた形状となり、断面視で下方に向かうに従って階段状に細くなるように形成される。また、一括貫通電極７０は、導電性接続部１１４の上面と、第１導電性接続部１４、第２導電性接続部２４、第３導電性接続部３４の開口１４ａ、２４ａ、３４ａに隣接する上面に接触した状態となる。従って、一括貫通電極７０によって、上下に並ぶ第１半導体デバイス１３、第２半導体デバイス２３、第３半導体デバイス３３及び半導体デバイス１１３間が電気的に接続される。

一括貫通電極形成ステップを実施した後、ベースウェーハ薄化ステップを実施する。図１４は、ベースウェーハ薄化ステップの説明図であり、図１４Ａはベースウェーハ薄化ステップの実施前、図１４Ｂはベースウェーハ薄化ステップの実施後の状態を示す。ベースウェーハ薄化ステップでは、ベースウェーハ１１０における基台１１１の裏面１１１ｂ側を研削装置（不図示）によって研削し、基台１１１を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置（不図示）によって裏面１１１ｂを研磨し、裏面１１１ｂを平坦化する。

ベースウェーハ薄化ステップを実施した後、図１５に示すように、分割ステップを実施する。図１５は、分割ステップの説明図である。このステップでは、積層ウェーハ６０におけるベースウェーハ１１０の裏面１１１ｂと環状フレーム８０とにダイシングテープ８１を貼着し、積層ウェーハ６０を環状フレーム８０で支持する。そして、ダイシングテープ８１が貼着された状態の積層ウェーハ６０を切削装置（不図示）のテーブル８３上に載置してから、切削すべき第１分割予定ライン１２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード８４を第１分割予定ライン１２に沿って位置付ける。そして、切削ブレード８４の下端がダイシングテープ８１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード８４と、積層ウェーハ６０とを第１分割予定ライン１２の延在方向に相対移動する。これにより、積層ウェーハ６０がフルカットで切削加工され、積層ウェーハ６０が全ての第１分割予定ライン１２に沿って個々の積層デバイスＤに分割される。

以上のように、本実施の形態に係る積層デバイスの製造方法では、各導電性接続部１４、２４、３４に対し、大きさが異なる開口１４ａ、２４ａ、３４ａを形成したので、１回のエッチング処理で各半導体ウェーハ１０、２０、３０及び永久接着剤５８を貫通する孔６６を形成することができる。また、孔６６が下方に向かって階段状に細くなるので、１回の銅充填によって形成される一括貫通電極７０が全ての導電性接続部１４、２４、３４、１１４に接触し、それらを接続することができる。これにより、従来のウェーハを１枚積層する毎に貫通電極を形成する方法に比べ、エッチング処理や、露光、現像処理、電極用の銅を充填する処理等、種々の処理のプロセス数を削減することができる。この結果、積層デバイスＤの製造に要する時間を短縮することができ、スループットの向上を図ることができる。

なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。

例えば、分割ステップは、上記のように、切削ブレード８４によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、積層ウェーハ６０内に改質層を形成した後、ブレーキング装置を使用する割断等で積層ウェーハ６０を個々の積層デバイスＤに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。

また、上記銅充填ステップでは、孔６６に銅を充填したが、電気的な導通を行える限りにおいて銅に代えて他の金属としてもよい。

また、サポート部材貼着ステップでは、仮接着剤５６による貼着に代えて、常温接合によってサポート部材５４と第１半導体ウェーハ１０とを接合してもよい。この場合、サポート部材５４は、第１半導体ウェーハ１０と平面サイズが略同一となる円板状のシリコン基板を用い、第１半導体ウェーハ１０の第１半導体デバイス１３側に酸化膜（ＳｉＯ_２膜）を形成する。そして、超真空中において、第１半導体ウェーハ１０の酸化膜と、サポート部材５４とを面接触するよう当接し、酸化膜のＳｉＯ_２と、サポート部材５４のＳｉとの間で常温接合する。更に、永久接着剤５８によるウェーハ間の貼り合わせについても、常温接合に代えてもよい。

また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。

以上説明したように、本発明は、複数のデバイスが積層された積層デバイスを形成する際に有用であり、複数枚のウェーハを積層する際のプロセス数を減少することができるという効果を有する。

１０ 第１半導体ウェーハ
１１ 第１基台
１３ 第１半導体デバイス
１４ 第１導電性接続部
１４ａ 開口
２０ 第２半導体ウェーハ
２１ 第２基台
２３ 第２半導体デバイス
２４ 第２導電性接続部
２４ａ 開口
３０ 第３半導体ウェーハ
３１ 第３基台
３３ 第３半導体デバイス
３４ 第３導電性接続部
３４ａ 開口
６０ 積層ウェーハ
６６ 孔
７０ 一括貫通電極
１１０ ベースウェーハ
１１１ 基台
１１３ 半導体デバイス
１１４ 導電性接続部
Ｄ 積層デバイス

Claims (1)

1. 複数の半導体デバイスが積層された積層デバイスの製造方法であって、
   基台の表面に複数の半導体デバイスが形成されたベースウェーハの表面側に、表面に複数の半導体デバイスが形成され且つ薄化された複数の半導体ウェーハを貼り合わせて積層ウェーハを形成する積層ウェーハ形成ステップと、
   該積層ウェーハ形成ステップを実施した後に、該積層ウェーハの該ベースウェーハを下側とした状態で、最上層の半導体ウェーハの半導体デバイスから最下層の半導体ウェーハの半導体デバイスまで一括で貫通する孔をエッチングで形成し、その後、該孔に金属を充填して一括貫通電極を形成して、積層された各該半導体ウェーハの各半導体デバイス間を接続する一括貫通電極形成ステップと、
   該一括貫通電極形成ステップを実施した後に、該積層ウェーハを個々の積層デバイスへ分割する分割ステップと、を備え、
   各該半導体ウェーハの表面には、該エッチングの際にエッチング剤に反応しない導電性部材で形成され且つエッチングがなされる開口を有し、各該半導体デバイスに接続された導電性接続部が形成され、
   該導電性接続部の各開口は、該最上層の半導体ウェーハから該最下層の半導体ウェーハに向かって徐々に小さくなるように形成されており、
   該一括貫通電極形成ステップにおいて、該積層ウェーハの上層から下層に向かって各該開口の大きさでエッチング処理がなされることで、断面視で階段状に細くなるように該孔が形成され、該孔内に形成される該一括貫通電極が各該導電性接続部と接続し各該半導体デバイス間が接続されること、
   を特徴とする積層デバイスの製造方法。

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