KR20210014132A - 반도체 장치 제조 방법 - Google Patents

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Abstract

접착제층을 개재하여 접합되어 다층화되는 반도체 소자 사이에서 낮은 배선 저항을 실현하는 데에 적합한 반도체 장치 제조 방법을 제공한다. 본 발명의 방법은 다음과 같다. 먼저, 회로 형성면(10a)을 갖는 웨이퍼(10)와, 주면(20a) 및 이면(20b)을 갖는 웨이퍼(20)와, SiOC계 폴리머를 포함하는 접착제층(30)을 포함하는 웨이퍼 적층체(W)를 준비한다. 이어서 웨이퍼 적층체(W)에 있어서, 웨이퍼(20)의 주면(20a)측의 일부를 마스크하는 마스크 패턴을 개재한 웨이퍼(20)측으로부터의 에칭 처리에 의해, 웨이퍼(20)와 접착제층(30)을 관통하여 웨이퍼(10)에 있어서의 배선 패턴(12b)에 이르는 홀(H)을 형성한다. 이어서, 홀(H)의 내면에 절연막(41)을 형성한다. 이어서, 홀(H)의 바닥면 위의 절연막(41)을 제거한다. 이어서, 웨이퍼 적층체(W)를 세정 처리(산소 플라스마 처리 및/또는 Ar 스퍼터링 처리)에 부친다. 이어서, 홀(H)에 도전부를 형성한다.

Description

반도체 장치 제조 방법
본 발명은 복수의 반도체 소자를 포함하는 적층 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 본원은 2018년 5월 28일에 일본에 출원한 일본 특허 출원 제2018-101929호의 우선권을 주장하고, 그 내용을 여기에 원용한다.
근년, 반도체 디바이스의 한층 더한 고밀도화를 주된 목적으로 하여, 복수의 반도체 칩 내지 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 디바이스를 제조하기 위한 기술의 개발이 진행되고 있다. 그러한 기술의 하나로서, 소위 WOW(Wafer on Wafer) 프로세스가 알려져 있다. WOW 프로세스에서는 각각에 복수의 반도체 소자가 만들어 넣어진 소정 수의 반도체 웨이퍼가 순차적으로 적층되어, 반도체 소자가 그의 두께 방향으로 다단으로 배치되는 구조가 형성되고, 당해 웨이퍼 적층체가 다이싱 공정을 거쳐서 반도체 디바이스로 개편화된다. 이러한 WOW 프로세스에 관한 기술에 대해서는, 예를 들어 하기의 특허문헌 1, 2에 기재되어 있다.
일본 특허 공개 제2016-4835호 일본 특허 공개 제2016-178162호
WOW 프로세스에서는 웨이퍼 적층체에 있어서 다른 웨이퍼에 형성되어 있는 반도체 소자 사이를 전기적으로 접속하기 위한, 웨이퍼를 관통하는 비아 즉 관통 전극이 형성된다. 관통 전극은 예를 들어 웨이퍼 내를 그의 두께 방향으로 관통하는 홀을 반응성 이온 에칭에 의해 형성하는 공정이나, 홀 내에 도전 재료를 충전하는 공정을 거쳐서 형성된다.
한편, 다층화되는 웨이퍼끼리의 접합에는 접착제를 이용하는 것이 생각된다. 그리고 웨이퍼 상에 접착제층을 개재하여 적층되는 상단 웨이퍼에 하단 웨이퍼의 반도체 소자와 도통하는 관통 전극을 형성하기 위해서는, 홀 형성 공정에 있어서 상단 웨이퍼와 그의 바로 아래에 이어지는 접착제층을 관통하도록, 반응성 이온 에칭에 의해 홀을 형성할 필요가 있다. 그러한 홀에 도전 재료가 충전된다.
그러나 접착제층에 대한 반응성 이온 에칭을 거치면, 형성되는 홀 내에 에칭 잔사가 발생하기 쉽다. 웨이퍼 접합에 접착제를 이용하는 경우, 종래 방식의 WOW 프로세스에서는 이 에칭 잔사가 관통 전극에 의해 전기적으로 접속되어야 할 반도체 소자 사이의 배선 저항의 고저항화를 초래하는 경우가 있다.
본 발명은 이상과 같은 사정 하에서 생각해 내진 것으로서, 그 목적은 접착제층을 개재한 반도체 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 반도체 장치 제조 방법에 있어서, 다층화되는 반도체 소자 사이에서 낮은 배선 저항을 실현하는데 적합한 방법을 제공하는 데 있다.
본 발명에 의해 제공되는 반도체 장치 제조 방법은 접착제층을 개재한 반도체 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 방법이며, 하기의 제1 공정부터 제6 공정을 적어도 포함한다.
제1 공정에서는 웨이퍼 적층체를 준비한다. 이 웨이퍼 적층체는, 배선 패턴을 포함하는 회로 형성면과 이것과는 반대의 이면을 갖는 제1 웨이퍼, 주면과 이것과는 반대의 이면을 갖는 제2 웨이퍼, 및 SiOC계 폴리머를 함유하고 또한 제1 웨이퍼의 회로 형성면과 제2 웨이퍼의 이면 사이에 개재하는 접착제층을 포함하는 적층 구조를 갖는다. SiOC계 폴리머란, 구성 원소에 규소, 산소 및 탄소를 적어도 포함하는 중합체이며, 추가로 수소도 포함하는 SiOCH계 폴리머를 포함하는 것으로 한다. SiOC계 폴리머에 있어서의 탄소 비율은 예를 들어 20 내지 70질량％이고, 수소 비율은 예를 들어 2 내지 20질량％이고, 산소 비율은 예를 들어 10 내지 40질량％이고, 그리고 규소 비율은 예를 들어 3 내지 40질량％이다. 회로 형성면이란, 웨이퍼에 있어서 반도체 소자가 만들어 넣어지고 또한 당해 소자 위에 소위 재배선층이 형성되어 있는 측의 면을 말하는 것으로 한다. 주면이란, 웨이퍼에 있어서 반도체 소자가 만들어 넣어져 있는 측의 면을 말하는 것으로 한다.
제2 공정에서는 웨이퍼 적층체에 있어서, 제2 웨이퍼의 주면측의 일부를 마스크하는 마스크 패턴을 개재한 당해 제2 웨이퍼측으로부터의 에칭 처리에 의해, 당해 제2 웨이퍼 및 접착제층을 관통하여 제1 웨이퍼에 있어서의 배선 패턴에 이르는 홀을 형성한다. 에칭 처리에서는 바람직하게는 반응성 이온 에칭이 행하여진다. 또한, 배선 패턴에 있어서 홀에 면하는 부분은 홀의 바닥면을 이룬다.
제3 공정에서는, 홀의 벽면 및 바닥면을 포함하는 내면에 절연막을 형성한다. 제4 공정에서는, 홀 내의 절연막에 있어서의 배선 패턴 위의 부분(즉, 절연막에 있어서 홀 바닥면 위에 있는 부분)을 에칭 제거한다.
제5 공정에서는, 홀이 형성된 웨이퍼 적층체를 세정 처리에 부친다. 이 세정 처리는 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함한다.
제6 공정에서는, 세정 공정을 거친 홀 내로의 도전 재료의 충전에 의해 도전부를 형성한다. 형성되는 도전부는 제1 웨이퍼의 회로 형성면의 배선 패턴에 대하여 구조적이며 전기적으로 접속되어 있다. 이 도전부는 제조되는 반도체 장치에 있어서, 제1 웨이퍼 유래의 반도체 소자와 제2 웨이퍼 유래의 반도체 소자 사이를 전기적으로 접속하기 위한 관통 전극을 이루게 된다. 바람직하게는 제6 공정 전에 홀 벽면 위에 배리어층이 형성된다. 또한, 제6 공정에서의 도전 재료 충전 방법은 바람직하게는 전기 도금법이다.
본 발명의 반도체 장치 제조 방법에서는, 상기한 바와 같이 반도체 소자 사이를 전기적으로 접속하기 위한 관통 전극을 이루게 되는 도전부가 제1 웨이퍼의 회로 형성면의 배선 패턴에 대하여 구조적이며 전기적으로 접속되어 있다. 이러한 범프레스 구조는 다층화되는 반도체 소자 사이에 있어서 짧은 도전 경로를 실현하기에 적합하다. 종래 방식의 WOW 프로세스에서는, 웨이퍼를 관통하는 관통 전극에 전기적으로 접속되는 범프 전극이 당해 웨이퍼 표면에 형성된 뒤, 당해 범프 전극을 개재하여, 다른 웨이퍼에 있어서의 반도체 소자 사이의 전기적 접속이 도모되는 경우가 있다. 이에 대해 본 발명의 반도체 장치 제조 방법에서는, 관통 전극을 이루게 되는 도전부가 제1 웨이퍼에 있어서의 배선 패턴에 대하여 직접적으로 접속되어, 다른 웨이퍼에 있는 반도체 소자 사이의 전기적 접속에 있어서 범프레스 구조가 형성되는 것이다. 이러한 범프레스 구조는 상술한 바와 같이 다층화되는 반도체 소자 사이에 있어서 짧은 도전 경로를 실현하기에 적합하다. 다층화되는 반도체 소자 사이의 도전 경로가 짧을수록, 당해 소자 사이의 도전 경로 내지 배선의 저항은 작아지는 경향이 있다.
게다가, 본 발명의 반도체 장치 제조 방법은 상기한 바와 같이 접착제층을 개재한 반도체 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 방법이고, 또한 웨이퍼 사이를 접합하는 접착제층이 SiOC계 폴리머를 함유한다. 이와 함께, 본 방법에서는 웨이퍼 및 접착제층을 관통하는 홀이 형성된 웨이퍼 적층체가, 제5 공정에 있어서 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함하는 세정 처리에 부쳐진다. 이들 구성은 홀 내에 형성되는 도전부 내지 관통 전극과 제1 웨이퍼 회로 형성면의 배선 패턴 사이에 있어서 낮은 콘택트 저항을 실현하기에 적합하다는 지견을 본 발명은 얻고 있다. 예를 들어, 후술하는 실시예 및 비교예로써 나타내는 대로이다. 홀 내의 도전부 내지 관통 전극과 제1 웨이퍼 회로 형성면의 배선 패턴 사이의 콘택트 저항이 작을수록, 제조되는 반도체 장치에 있어서, 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항은 작아지는 경향이 있다.
이상과 같이, 본 반도체 장치 제조 방법은 접착제층을 개재하여 접합되어 다층화되는 반도체 소자 사이에 있어서 낮은 배선 저항을 실현하기에 적합하다. 이러한 본 반도체 장치 제조 방법은 제조되는 반도체 장치에 있어서, 저소비 전력에서의 고속의 신호 전송을 억제하는 데에 적합하고, 또한 고주파 신호의 감쇠를 억제하는 데에 적합하다.
본 반도체 장치 제조 방법의 제5 공정에 있어서 산소 플라스마 세정 처리가 행하여지는 경우, 그 처리 시간은 바람직하게는 5 내지 120초, 보다 바람직하게는 10 내지 60초, 보다 바람직하게는 15 내지 40초이다. 아르곤 스퍼터링 세정 처리가 행하여지는 경우, 그 처리 시간은 바람직하게는 0.5 내지 5분, 보다 바람직하게는 2 내지 4분이다. 또한, 제5 공정의 세정 처리는 바람직하게는 산소 플라스마 세정 처리 및 그것보다 후의 아르곤 스퍼터링 세정 처리를 포함한다. 그 경우, 당해 세정 처리는 바람직하게는 이들 처리 사이의 황산 세정 처리를 포함한다. 이들 구성은 홀 내에 형성되는 도전부 내지 관통 전극과 제1 웨이퍼 회로 형성면의 배선 패턴 사이에 있어서 낮은 콘택트 저항을 실현하기에 바람직하다.
접착제층은 바람직하게는 실록산계 유기 무기 하이브리드 접착제를 포함하고, 보다 바람직하게는 중합성 관능기를 함유하는 폴리오르가노실세스퀴옥산(중합성기 함유 폴리오르가노실세스퀴옥산)을 포함하는 접착제 조성물의 경화물이다. 실록산계 유기 무기 하이브리드 접착제란, 실록산 결합을 갖고 또한 당해 실록산 결합을 이루는 규소에 유기기가 결합된 구조 유닛을 포함하는 접착성 고분자 재료를 말하는 것으로 한다. 이러한 접착제층은 높은 내열성을 실현함과 함께, 접착제층 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에 적합하다.
접착제층의 두께는 바람직하게는 5㎛ 이하이다. 이와 같은 구성은 본 방법에 있어서 형성되는 도전부 내지 관통 전극의 단축화를 도모하기에 적합하고, 따라서 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항을 작게 하기에 적합하다. 또한, 실록산계 유기 무기 하이브리드 접착제를 함유하는 접착제층은 이 정도로 얇은 경우에 있어서도 충분한 웨이퍼 접합 강도를 발휘하기에 적합하다.
제2 웨이퍼의 두께는 바람직하게는 20㎛ 이하, 보다 바람직하게는 15㎛ 이하이다. 이와 같은 구성은 본 방법에 있어서 형성되는 도전부 내지 관통 전극의 단축화를 도모하기에 적합하고, 따라서 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항을 작게 하기에 적합하다.
도 1은, 본 발명의 일 실시 형태에 따른 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 2는, 본 발명의 일 실시 형태에 따른 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 3은, 본 발명의 일 실시 형태에 따른 반도체 장치 제조 방법에 있어서의 일부의 공정을 나타낸다.
도 4는, 실시예 1 및 비교예 1에 따른 각 체인 저항 측정 결과를 나타내는 그래프이다.
도 5는, 실시예 2 및 비교예 1에 따른 각 체인 저항 측정 결과를 나타내는 그래프이다.
도 6은, 실시예 1, 3 및 비교예 1에 따른 각 체인 저항 측정 결과를 나타내는 그래프이다.
도 7은, 실시예 3, 4 및 비교예 1에 따른 각 체인 저항 측정 결과를 나타내는 그래프이다.
도 1부터 도 3은 본 발명의 일 실시 형태에 따른 반도체 장치 제조 방법을 나타낸다. 이 제조 방법은 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조하기 위한 방법이고, 도 1부터 도 3은 제조 과정을 부분 단면도로 나타내는 것이다.
본 반도체 장치 제조 방법에 있어서는, 먼저 도 1의 (a)에 도시한 바와 같은 웨이퍼 적층체(W)가 준비된다(준비 공정). 이 웨이퍼 적층체(W)는 웨이퍼(10)와, 웨이퍼(20)와, 이들 사이의 접착제층(30)을 포함하는 적층 구조를 갖는다.
웨이퍼(10)는 트랜지스터 형성 공정 및 재배선층 형성 공정을 거친 웨이퍼이며, 본체부(11) 및 재배선층(12)을 구비하고, 재배선층(12)측의 회로 형성면(10a) 및 이것과는 반대의 이면(10b)을 갖는다. 웨이퍼(10)의 본체부(11)의 편면측에는 복수의 반도체 소자(도시 생략)가 만들어 넣어지고, 당해 소자 위에 재배선층(12)이 형성되어 있다. 재배선층(12)은 절연부(12a) 및 배선 패턴(12b)을 갖는다. 회로 형성면(10a)은 웨이퍼(10)에 있어서 이러한 재배선층(12)이 형성되어 있는 측의 면이다. 재배선층(12)의 배선 패턴(12b)은 회로 형성면(10a)에서 재배선층(12) 외에 면하는 부분을 갖는다. 즉, 회로 형성면(10a)에는 배선 패턴(12b) 노출 영역이 포함된다. 이러한 웨이퍼(10)의 두께는 예를 들어 300 내지 800㎛이다. 웨이퍼(10)는 후에, 이면(10b)측으로부터의 연삭 가공에 의해 박화되어도 된다.
웨이퍼(20)는 트랜지스터 형성 공정을 거친 웨이퍼이며, 주면(20a) 및 이것과는 반대의 이면(20b)을 갖는다. 웨이퍼(20)의 주면(20a)은 웨이퍼(20)에 있어서 복수의 반도체 소자(도시 생략)가 만들어 넣어져 있는 측의 면이다. 웨이퍼(20)의 두께는 본 실시 형태에서는 30㎛ 이하이고, 바람직하게는 20㎛ 이하, 보다 바람직하게는 15㎛ 이하이다.
이들 웨이퍼(10, 20)의 본체부를 이루기 위한 반도체 재료로서는, 예를 들어 실리콘(Si), 게르마늄(Ge), 탄화규소(SiC), 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP)을 들 수 있다.
접착제층(30)은 SiOC계 폴리머를 함유하고, 또한 웨이퍼(10)의 회로 형성면(10a)과 웨이퍼(20)의 이면(20b) 사이에 개재된다. SiOC계 폴리머란, 구성 원소에 규소, 산소 및 탄소를 적어도 포함하는 중합체이며, 추가로 수소도 포함하는 SiOCH계 폴리머를 포함하는 것으로 한다. SiOC계 폴리머에 있어서의 탄소 비율은 예를 들어 20 내지 70질량％이고, 수소 비율은 예를 들어 2 내지 20질량％이고, 산소 비율은 예를 들어 10 내지 40질량％이고, 그리고 규소 비율은 예를 들어 3 내지 40질량％이다.
접착제층(30)은 바람직하게는 실록산계 유기 무기 하이브리드 접착제를 함유하고, 보다 바람직하게는 중합성기 함유 실세스퀴옥산을 함유하는 접착제 조성물의 경화물이다. 실록산계 유기 무기 하이브리드 접착제란, 실록산 결합을 갖고 또한 당해 실록산 결합을 이루는 규소에 유기기가 결합된 구조 유닛을 포함하는 접착성 고분자 재료를 말하는 것으로 한다.
도 1의 (a)에 도시하는 웨이퍼 적층체(W)는, 예를 들어 다음과 같은 공정을 거쳐 제작할 수 있다. 먼저, 트랜지스터 형성 공정 및 재배선층 형성 공정을 거친 상술한 웨이퍼(10)의 회로 형성면(10a)측과, 상술한 웨이퍼(20)를 이루게 되는 웨이퍼(추가 웨이퍼)를 접착제층(30)을 개재하여 접합한다. 이어서, 추가 웨이퍼에 있어서의 웨이퍼(10) 접합면과는 반대측의 면에 대하여 그라인드 장치를 사용하여 연삭 가공을 행하고, 추가 웨이퍼를 소정의 두께에 이르기까지 박화한다. 이어서 박화된 추가 웨이퍼에 있어서의 노출면(웨이퍼(10) 접합면과는 반대측의 면)에 있어서, 트랜지스터 형성 공정 등을 거쳐서 반도체 소자를 형성한다. 예를 들어 이상과 같이 하여, 웨이퍼(10, 20)와 이들을 접합하고 있는 접착제층(30)을 포함하는 적층 구조를 갖는 상술한 웨이퍼 적층체(W)를 제작할 수 있다.
상술한 접착제층(30)을 형성하기 위한 조성물은 경화성 수지로서, 상기의 SiOC계 폴리머를 이루게 되는 SiOC계 재료를 함유한다. 이와 같은 구성은 접착제층(30)의 높은 내열성을 실현하는 데 있어서 바람직하다. 당해 SiOC계 재료는 바람직하게는 실록산계 유기 무기 하이브리드 접착제이다. 실록산계 유기 무기 하이브리드 접착제의 주제로서는, 예를 들어 중합성기 함유 폴리오르가노실세스퀴옥산 및 벤조시클로부텐(BCB) 수지를 들 수 있다. 중합성기 함유 폴리오르가노실세스퀴옥산이 갖는 중합성 관능기는 바람직하게는 에폭시기 또는 (메트)아크릴로일옥시기이다. BCB 수지로서는, 예를 들어 1,3-디비닐-1,1,3,3-테트라메틸디실록산-벤조시클로부텐을 들 수 있다. BCB 수지의 시판품으로서는 Dow Chemical사제의 「CYCLOTEN」을 사용할 수 있다.
본 실시 형태에서는, 접착제층(30) 형성용 조성물이 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는 경우, 동 조성물에 있어서의 중합성기 함유 폴리오르가노실세스퀴옥산의 함유 비율은 예를 들어 70질량％ 이상이고, 바람직하게는 80 내지 99.8질량％, 보다 바람직하게는 90 내지 99.5질량％이다.
접착제층(30) 형성용 조성물에 중합성기 함유 폴리오르가노실세스퀴옥산이 함유되는 경우, 그 중합성기 함유 폴리오르가노실세스퀴옥산은 본 실시 형태에서 실록산 구성 단위로서, 하기의 식 (1)로 표시되는 구성 단위를 적어도 포함하는 제1 구성 단위[RSiO3/2] 및 하기의 식 (2)로 표시되는 구성 단위를 적어도 포함하는 제2 구성 단위[RSiO2/2(OR')]를 포함한다(제2 구성 단위에 있어서의 R과 R'은 동일해도 되고 달라도 된다). 이들 구성 단위는 실록산 구성 단위에 있어서의 소위 T 단위에 속하고, 본 실시 형태에서는 구성 단위[RSiO3/2]를 T3체로 하고, 구성 단위[RSiO2/2(OR')]를 T2체로 한다. T3체에 있어서 그의 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합하는 3개의 산소 원자와 결합하고 있다. T2체에 있어서 그의 규소 원자는, 각각이 다른 실록산 구성 단위 중의 규소 원자와도 결합하는 2개의 산소 원자와 결합하고, 또한 알콕시기의 산소와 결합하고 있다. 이러한 T3체 및 T2체는 모두 상술한 바와 같이 실록산 구성 단위로서의 T 단위에 속하고, 가수분해성의 3개의 관능기를 갖는 실란 화합물의 가수분해와 그 후의 축합 반응에 의해 형성될 수 있는, 중합성기 함유 폴리오르가노실세스퀴옥산의 부분 구조이다.
Figure pct00001
식 (1)에 있어서의 R1 및 식 (2)에 있어서의 R1은 각각 에폭시기 또는 (메트)아크릴로일옥시기를 함유하는 기를 나타낸다. 식 (2)에 있어서의 R2는 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타낸다.
식 (1) 및 식 (2)에 있어서의 각 R1이 에폭시기 함유기인 경우의 그 R1로서는, 예를 들어 하기의 식 (3) 내지 (6)으로 표시되는 기를 들 수 있다. 식 (3) 내지 (6)에 있어서의 R3, R4, R5, R6 각각은 탄소수가 예를 들어 1 내지 10인 직쇄상 또는 분지쇄상의 알킬렌기를 나타낸다. 그러한 알킬렌기로서는, 예를 들어 메틸렌기, 메틸메틸렌기, 디메틸메틸렌기, 에틸렌기, 프로필렌기, 트리메틸렌기, 테트라메틸렌기, 펜타메틸렌기, 헥사메틸렌기 및 데카메틸렌기를 들 수 있다. 형성되는 접착제층(30)에 있어서의 높은 내열성의 실현이나 경화 시 수축의 억제의 관점에서는, 식 (1)에 있어서의 R1 및 식 (2)에 있어서의 에폭시기 함유기로서의 R1이 각각 바람직하게는 식 (3)으로 표시되는 에폭시기 함유기 또는 식 (4)로 표시되는 에폭시기 함유기이고, 보다 바람직하게는 식 (3)으로 표시되는 기이며 R3이 에틸렌기인 2-(3,4-에폭시시클로헥실)에틸기이다.
Figure pct00002
상기 식 (2)에 있어서의 R2는 상술한 바와 같이 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내고, 따라서 식 (2)에 있어서의 OR2는 히드록시기 또는 탄소수 1 내지 4의 알콕시기를 나타낸다. 탄소수 1 내지 4의 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로폭시기, 부톡시기 및 이소부틸옥시기를 들 수 있다.
접착제층(30) 형성용 조성물에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 식 (1)로 표시되는 구성 단위로서, 1종을 포함하는 것이어도 되고 2종 이상을 포함하는 것이어도 된다. 당해 중합성기 함유 폴리오르가노실세스퀴옥산은 상기 식 (2)로 표시되는 구성 단위로서, 1종을 포함하는 것이어도 되고 2종 이상을 포함하는 것이어도 된다.
접착제층(30) 형성용 조성물에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은 상기의 T3체로서, 식 (1)로 표시되는 구성 단위에 더하여 하기의 식 (7)로 표시되는 구성 단위를 포함해도 된다. 식 (7)에 있어서의 R7은 수소 원자, 치환 또는 비치환된 알킬기, 치환 혹은 비치환된 알케닐기, 치환 혹은 비치환된 시클로알킬기, 치환 혹은 비치환된 아릴기, 또는 치환 혹은 비치환된 아르알킬기를 나타낸다. 식 (7)에 있어서의 R7은 바람직하게는 치환 혹은 비치환된 알킬기, 치환 혹은 비치환된 알케닐기, 또는 치환 혹은 비치환된 아릴기이고, 보다 바람직하게는 페닐기이다.
Figure pct00003
R7에 대하여 상기한 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, n-부틸기, 이소프로필기, 이소부틸기, s-부틸기, t-부틸기 및 이소펜틸기를 들 수 있다. R7에 대하여 상기한 알케닐기로서는, 예를 들어 비닐기, 알릴기 및 이소프로페닐기를 들 수 있다. R7에 대하여 상기한 시클로알킬기로서는, 예를 들어 시클로부틸기, 시클로펜틸기 및 시클로헥실기를 들 수 있다. R7에 대하여 상기한 아릴기로서는, 예를 들어 페닐기, 톨릴기 및 나프틸기를 들 수 있다. R7에 대하여 상기한 아르알킬기로서는, 예를 들어 벤질기 및 페네틸기를 들 수 있다.
R7에 대하여 상기한 알킬기, 알케닐기, 시클로알킬기, 아릴기 및 아르알킬기의 치환기로서는, 예를 들어 에테르기, 에스테르기, 카르보닐기, 실록산기, 불소 원자 등 할로겐 원자, 아크릴기, 메타크릴기, 머캅토기, 아미노기 및 수산기를 들 수 있다.
접착제층(30) 형성용 조성물에 포함되는 상술한 중합성기 함유 폴리오르가노실세스퀴옥산은 상기의 T2체로서, 식 (2)로 표시되는 구성 단위에 더하여 하기의 식 (8)로 표시되는 구성 단위를 포함해도 된다. 식 (8)에 있어서의 R7은 수소 원자, 치환 혹은 비치환된 알킬기, 치환 혹은 비치환된 알케닐기, 치환 혹은 비치환된 시클로알킬기, 치환 혹은 비치환된 아릴기, 또는 치환 혹은 비치환된 아르알킬기를 나타내고, 구체적으로는 상기 식 (7)에 있어서의 R7과 마찬가지이다. 식 (8)에 있어서의 R2는 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타내고, 구체적으로는 상기 식 (2)에 있어서의 R2와 마찬가지이다.
Figure pct00004
중합성기 함유 폴리오르가노실세스퀴옥산은 그의 실록산 구성 단위 중에, T 단위인 상술한 제1 및 제2 구성 단위에 더하여 소위 M 단위인 구성 단위[RSiO1/2], 소위 D 단위인 구성 단위[R2SiO2/2] 및 소위 Q 단위인 구성 단위[SiO4/2]로 이루어지는 군에서 선택되는 적어도 1종을 포함해도 된다.
중합성기 함유 폴리오르가노실세스퀴옥산은 바구니형, 불완전 바구니형, 래더형, 랜덤형 중 어느 것의 실세스퀴옥산 구조를 갖고 있어도 되고, 이들 실세스퀴옥산 구조의 2 이상이 조합된 구조를 갖고 있어도 된다.
접착제층(30) 형성용 조성물 중의 중합성기 함유 폴리오르가노실세스퀴옥산의 전체 실록산 구성 단위에 있어서, T2체에 대한 T3체의 몰비의 값(즉, T3체/T2체)은 예를 들어 5 내지 500이고, 하한값은 바람직하게는 10이다. 상한값은 바람직하게는 100, 보다 바람직하게는 50이다. [T3체/T2체]의 값을 이러한 범위로 조정함으로써, 접착제층(30) 형성용 조성물에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 성분과의 상용성이 향상되고, 취급성이 향상된다. 중합성기 함유 폴리오르가노실세스퀴옥산의 [T3체/T2체]의 값이 5 내지 500인 것은 T3체에 대하여 T2체의 존재량이 상대적으로 적고, 실란올의 가수분해·축합 반응이 보다 진행되고 있는 것을 의미한다.
중합성기 함유 폴리오르가노실세스퀴옥산에 있어서의 상기 몰비의 값(T3체/T2체)은 예를 들어 29Si-NMR 스펙트럼 측정에 의해 구할 수 있다. 29Si-NMR 스펙트럼에 있어서 상술한 제1 구성 단위(T3체)에 있어서의 규소 원자와, 상술한 제2 구성 단위(T2체)에 있어서의 규소 원자는 다른 화학 이동의 피크 내지 시그널을 나타낸다. 이들 피크의 면적비로부터 상기 몰비의 값을 구할 수 있다. 중합성기 함유 폴리오르가노실세스퀴옥산의 29Si-NMR 스펙트럼은 예를 들어 하기의 장치 및 조건에 의해 측정할 수 있다.
측정 장치: 상품명 「JNM-ECA500NMR」(니혼 덴시 가부시키가이샤제)
용매: 중클로로포름
적산 횟수: 1800회
측정 온도: 25℃
접착제층(30) 형성용 조성물에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn)은 바람직하게는 1000 내지 50000이고, 보다 바람직하게는 1500 내지 10000, 더욱 바람직하게는 2000 내지 8000, 특히 바람직하게는 2000 내지 7000이다. 수 평균 분자량을 1000 이상으로 함으로써, 형성되는 경화물의 절연성, 내열성, 내크랙성, 접착성이 향상된다. 한편, 수 평균 분자량을 50000 이하로 함으로써, 동 조성물에 있어서의 다른 성분과의 상용성이 향상되고, 경화물의 절연성, 내열성, 내크랙성이 향상된다.
접착제층(30) 형성용 조성물에 포함되는 중합성기 함유 폴리오르가노실세스퀴옥산에 관한 분자량 분산도(Mw/Mn)는 바람직하게는 1.0 내지 4.0이고, 보다 바람직하게는 1.1 내지 3.0, 더욱 바람직하게는 1.2 내지 2.7이다. 분자량 분산도를 4.0 이하로 함으로써, 형성되는 경화물의 내열성, 내크랙성이나 접착성이 보다 높아진다. 한편, 분자량 분산도를 1.0 이상으로 함으로써, 동 조성물이 액상이 되기 쉽고, 그의 취급성이 향상되는 경향이 있다.
중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn) 및 중량 평균 분자량(Mw)은 겔·투과·크로마토그래피(GPC)에 의해 측정하여 폴리스티렌 환산에 의해 산출되는 값으로 한다. 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn) 및 중량 평균 분자량(Mw)은, 예를 들어 HPLC 장치(상품명 「LC-20AD」, 가부시키가이샤 시마즈 세이사쿠쇼제)를 사용하여 하기의 조건에 의해 측정할 수 있다.
칼럼: 2개의 Shodex KF-801(상류측, 쇼와 덴코 가부시키가이샤제)와, Shodex KF-802(쇼와 덴코 가부시키가이샤제)와, Shodex KF-803(하류측, 쇼와 덴코 가부시키가이샤제)을 직렬로 접속
측정 온도: 40℃
용리액: 테트라히드로푸란(THF)
시료 농도: 0.1 내지 0.2질량％
유량: 1mL/분
표준 시료: 폴리스티렌
검출기: UV-VIS 검출기(상품명 「SPD-20A」, 가부시키가이샤 시마즈 세이사쿠쇼제)
이상과 같은 중합성기 함유 폴리오르가노실세스퀴옥산은, 가수분해성의 3개의 관능기를 갖는 실란 화합물의 가수분해와 이것에 이어지는 축합 반응에 의해 제조할 수 있다. 그 제조에 사용되는 원료는 하기의 식 (9)로 표시되는 화합물을 적어도 포함하고, 하기의 식 (10)으로 표시되는 화합물을 필요에 따라서 포함한다. 식 (9)로 표시되는 화합물은 상기 식 (1)로 표시되는 구성 단위와 상기 식 (2)로 표시되는 구성 단위를 형성하기 위한 것이다. 식 (10)으로 표시되는 화합물은 상기 식 (7)로 표시되는 구성 단위와 상기 식 (8)로 표시되는 구성 단위를 형성하기 위한 것이다.
Figure pct00005
식 (9)에 있어서의 R1은 중합성기를 함유하는 기를 나타내고, 구체적으로는 상기 식 (1), (2)에 있어서의 R1과 마찬가지이다. 식 (9)에 있어서의 X1은 알콕시기 또는 할로겐 원자를 나타낸다. 그 알콕시기로서는, 예를 들어 메톡시기, 에톡시기, 프로폭시기, 이소프로필옥시기, 부톡시기, 이소부틸옥시기 등 탄소수 1 내지 4의 알콕시기를 들 수 있다. X1로서의 할로겐 원자로서는, 예를 들어 불소 원자, 염소 원자, 브롬 원자 및 요오드 원자를 들 수 있다. X1은 바람직하게는 알콕시기이고, 보다 바람직하게는 메톡시기 또는 에톡시기이다. 식 (9)에 있어서, 3개의 X1은 서로 동일해도 되고 달라도 된다.
식 (10)에 있어서의 R7은 치환 혹은 비치환된 아릴기, 치환 혹은 비치환된 아르알킬기, 치환 혹은 비치환된 시클로알킬기, 치환 혹은 비치환된 알킬기, 또는 치환 혹은 비치환된 알케닐기를 나타내고, 구체적으로는 상기 식 (7), (8)에 있어서의 R7과 마찬가지이다. 식 (10)에 있어서의 X2는 알콕시기 또는 할로겐 원자를 나타내고, 구체적으로는 상기 식 (9)에 있어서의 X1과 마찬가지이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 사용되는 원료는 추가로 다른 가수분해성 실란 화합물을 포함해도 된다. 그러한 화합물로서는, 예를 들어 상기 식 (9), (10)으로 표시되는 양쪽 화합물 이외의 가수분해성 3관능 실란 화합물, M 단위를 형성하게 되는 가수분해성 단관능 실란 화합물, D 단위를 형성하게 되는 가수분해성 2관능 실란 화합물 및 Q 단위를 형성하는 가수분해성 4관능 실란 화합물을 들 수 있다.
상기 원료로서의 가수분해성 실란 화합물의 사용량이나 조성은 제조 목적물인 중합성기 함유 폴리오르가노실세스퀴옥산의 구조에 따라서 적절하게 조정된다. 예를 들어, 상기 식 (9)로 표시되는 화합물의 사용량은 사용하는 가수분해성 실란 화합물 전량에 대하여 예를 들어 55 내지 100몰％, 바람직하게는 65 내지 100몰％이다. 상기 식 (10)으로 표시되는 화합물의 사용량은 사용하는 가수분해성 실란 화합물 전량에 대하여 예를 들어 0 내지 70몰％이다. 사용하는 가수분해성 실란 화합물 전량에 대한 식 (9)로 표시되는 화합물과 식 (10)으로 표시되는 화합물의 총 사용량은, 예를 들어 60 내지 100몰％, 바람직하게는 70 내지 100몰％, 보다 바람직하게는 80 내지 100몰％이다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산의 제조에 있어서 2종 이상의 가수분해성 실란 화합물을 사용하는 경우, 가수분해성 실란 화합물의 종류마다의 가수분해 및 축합 반응은 동시에 행할 수도 있고, 순차적으로 행할 수도 있다.
상술한 가수분해 및 축합 반응은 바람직하게는 1종의 또는 2종 이상의 용매의 존재 하에서 행하여진다. 바람직한 용매로서는, 예를 들어 디에틸에테르, 디메톡시에탄, 테트라히드로푸란, 디옥산 등의 에테르, 및 아세톤, 메틸에틸케톤, 메틸이소부틸케톤 등의 케톤을 들 수 있다. 용매의 사용량은 가수분해성 실란 화합물 100질량부당, 예를 들어 2000질량부 이하의 범위 내에서 반응 시간 등에 따라서 적절하게 조정된다.
상술한 가수분해 및 축합 반응은 바람직하게는 1종의 또는 2종 이상의 촉매 및 물의 존재 하에서 진행된다. 촉매는 산 촉매여도 되고 알칼리 촉매여도 된다. 촉매의 사용량은 가수분해성 실란 화합물 1몰당 예를 들어 0.002 내지 0.2몰의 범위 내에서 적절하게 조정된다. 물의 사용량은 가수분해성 실란 화합물 1몰당 예를 들어 0.5 내지 20몰의 범위 내에서 적절하게 조정된다.
상기 가수분해성 실란 화합물의 가수분해 및 축합 반응은 1단계로 행해도 되고, 2단계 이상으로 나누어서 행해도 된다. 상기 몰비의 값(T3체/T2체)이 5 이상인 중합성기 함유 폴리오르가노실세스퀴옥산을 제조하는 경우에, 예를 들어 제1단째의 가수분해 및 축합 반응의 반응 온도는 예를 들어 40 내지 100℃, 바람직하게는 45 내지 80℃이다. 제1단째의 가수분해 및 축합 반응의 반응 시간은 예를 들어 0.1 내지 10시간, 바람직하게는 1.5 내지 8시간이다. 제2단째의 가수분해 및 축합 반응의 반응 온도는 바람직하게는 5 내지 200℃, 보다 바람직하게는 30 내지 100℃이다. 반응 온도를 상기 범위로 제어함으로써, 상기 몰비의 값(T3체/T2체) 및 상기 수 평균 분자량을 보다 효율적으로 원하는 범위로 제어할 수 있는 경향이 있다. 또한, 제2단째의 가수분해 및 축합 반응의 반응 시간은 특별히 한정되지 않지만, 0.5 내지 1000시간이 바람직하고, 보다 바람직하게는 1 내지 500시간이다. 또한, 상술한 가수분해 및 축합 반응은 상압 하, 가압 하 또는 감압 하에서 행할 수 있다. 상술한 가수분해 및 축합 반응은 바람직하게는 질소나 아르곤 등 불활성 가스의 분위기 하에서 행하여진다.
이상과 같은 가수분해성 실란 화합물의 가수분해 및 축합 반응에 의해, 상술한 중합성기 함유 폴리오르가노실세스퀴옥산이 얻어진다. 반응 종료 후에는, 바람직하게는 중합성기의 개환을 억제하기 위한 촉매의 중화를 행한다. 이렇게 하여 얻어진 중합성기 함유 폴리오르가노실세스퀴옥산은 필요에 따라 정제된다.
접착제층(30) 형성용 조성물은, 예를 들어 이상과 같이 하여 제조되는 중합성기 함유 폴리오르가노실세스퀴옥산에 더하여, 바람직하게는 적어도 1종의 경화 촉매를 포함한다.
접착제층(30) 형성용 조성물이 에폭시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 양이온 중합 개시제를 들 수 있다. 접착제층(30) 형성용 조성물이 (메트)아크릴로일옥시기 함유 폴리오르가노실세스퀴옥산을 포함하는 경우의 경화 촉매로서는, 예를 들어 열 라디칼 중합 개시제를 들 수 있다. 접착제층(30) 형성용 조성물에 있어서의 경화 촉매의 함유량은 중합성기 함유 폴리오르가노실세스퀴옥산 100질량부당 바람직하게는 0.1 내지 3.0질량부이다.
상술한 열 양이온 중합 개시제로서는, 예를 들어 아릴술포늄염, 알루미늄킬레이트, 3불화붕소아민 착체 등의 타입의 열 양이온 중합 개시제를 들 수 있다. 아릴술포늄염으로서는, 예를 들어 헥사플루오로안티모네이트염을 들 수 있다. 알루미늄킬레이트로서는, 예를 들어 에틸아세토아세테이트알루미늄디이소프로필레이트 및 알루미늄트리스(에틸아세토아세테이트)를 들 수 있다. 3불화붕소아민 착체로서는, 예를 들어 3불화붕소모노에틸아민 착체, 3불화붕소이미다졸 착체 및 3불화붕소피페리딘 착체를 들 수 있다.
상술한 열 라디칼 중합 개시제로서는, 예를 들어 아조 화합물이나 과산화물 등의 타입의 열 라디칼 중합 개시제를 들 수 있다. 아조 화합물로서는, 예를 들어 2,2'-아조비스이소부티로니트릴, 2,2'-아조비스(2,4-디메틸발레로니트릴), 2,2'-아조비스(4-메톡시-2,4-디메틸발레로니트릴), 디메틸-2,2'-아조비스(2-메틸프로피오네이트), 2,2'-아조비스(이소부티르산)디메틸, 디에틸-2,2'-아조비스(2-메틸프로피오네이트) 및 디부틸-2,2'-아조비스(2-메틸프로피오네이트)를 들 수 있다. 과산화물로서는, 예를 들어 벤조일퍼옥시드, t-부틸퍼옥시-2-에틸헥사노에이트, 2,5-디메틸-2,5-디(2-에틸헥사노일)퍼옥시헥산, t-부틸퍼옥시벤조에이트, t-부틸퍼옥시드, 쿠멘히드로퍼옥시드, 디쿠밀퍼옥시드, 디-t-부틸퍼옥시드, 2,5-디메틸-2,5-디부틸퍼옥시헥산, 2,4-디클로로벤조일퍼옥시드, 1,4-디(2-t-부틸퍼옥시이소프로필)벤젠, 1,1-비스(t-부틸퍼옥시)-3,3,5-트리메틸시클로헥산, 메틸에틸케톤퍼옥시드 및 1,1,3,3-테트라메틸부틸퍼옥시-2-에틸헥사노에이트를 들 수 있다.
접착제층(30) 형성용 조성물은 상술한 중합성기 함유 폴리오르가노실세스퀴옥산에 더하여, 1종의 또는 2종 이상의 다른 경화성 화합물을 포함해도 된다. 당해 경화성 화합물로서는, 예를 들어 상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물, (메트)아크릴로일옥시기 함유 화합물, 비닐기 함유 화합물, 옥세탄 화합물 및 비닐에테르 화합물을 들 수 있다.
상술한 중합성기 함유 폴리오르가노실세스퀴옥산 이외의 에폭시 화합물로서는, 예를 들어 지환식 에폭시 화합물(지환식 에폭시 수지), 방향족 에폭시 화합물(방향족 에폭시 수지) 및 지방족 에폭시 화합물(지방족 에폭시 수지)을 들 수 있다. 지환식 에폭시 화합물로서는, 예를 들어 3,4,3',4'-디에폭시비시클로헥산, 2,2-비스(3,4-에폭시시클로헥실)프로판, 1,2-비스(3,4-에폭시시클로헥실)에탄, 2,3-비스(3,4-에폭시시클로헥실)옥시란, 비스(3,4-에폭시시클로헥실메틸)에테르 및 2,2-비스(히드록시메틸)-1-부탄올의 1,2-에폭시-4-(2-옥시라닐)시클로헥산 부가물(예를 들어, 가부시키가이샤 다이셀의 상품명 「EHPE3150」)을 들 수 있다.
상기 방향족 에폭시 화합물로서는, 예를 들어 에피비스 타입 글리시딜에테르형 에폭시 수지나 노볼락·알킬 타입 글리시딜에테르형 에폭시 수지를 들 수 있다.
상기 지방족 에폭시 화합물로서는, 예를 들어 환상 구조를 갖지 않는 q가의 알코올(q는 자연수이다)의 글리시딜에테르, 1가 카르복실산 또는 다가 카르복실산의 글리시딜에스테르 및 이중 결합을 갖는 유지의 에폭시화물을 들 수 있다. 이중 결합을 갖는 유지의 에폭시화물로서는, 예를 들어 에폭시화 아마인유, 에폭시화 대두유 및 에폭시화 피마자유를 들 수 있다.
상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 예를 들어 트리메틸올프로판트리(메트)아크릴레이트, 디트리메틸올프로판테트라(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 글리세린트리(메트)아크릴레이트, 트리스(2-히드록시에틸)이소시아누레이트트리(메트)아크릴레이트, 에틸렌글리콜디(메트)아크릴레이트, 1,3-부탄디올디(메트)아크릴레이트, 1,4-부탄디올디(메트)아크릴레이트, 1,6-헥산디올디(메트)아크릴레이트, 네오펜틸글리콜디(메트)아크릴레이트, 디에틸렌글리콜디(메트)아크릴레이트, 트리에틸렌글리콜디(메트)아크릴레이트, 디프로필렌글리콜디(메트)아크릴레이트, 비스(2-히드록시에틸)이소시아누레이트디(메트)아크릴레이트, 디시클로펜타닐디아크릴레이트, 에폭시아크릴레이트, 우레탄아크릴레이트, 불포화 폴리에스테르, 폴리에스테르아크릴레이트, 폴리에테르아크릴레이트, 비닐아크릴레이트, 실리콘아크릴레이트 및 폴리스티릴에틸메타크릴레이트를 들 수 있다. 또한 상술한 (메트)아크릴로일옥시기 함유 화합물로서는, 나가세 켐텍스 가부시키가이샤제의 「DA-141」, 도아 고세 가부시키가이샤제의 「아로닉스 M-211B」 및 「아로닉스 M-208」, 그리고 신나카무라 가가쿠 가부시키가이샤제의 「NK 에스테르」, 「ABE-300」, 「A-BPE-4」, 「A-BPE-10」, 「A-BPE-20」, 「A-BPE-30」, 「BPE-100」, 「BPE-200」, 「BPE-500」, 「BPE-900」 및 「BPE-1300N」도 들 수 있다.
상술한 비닐기 함유 화합물로서는, 예를 들어 스티렌 및 디비닐벤젠을 들 수 있다.
상술한 옥세탄 화합물로서는, 예를 들어 3,3-비스(비닐옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-(2-에틸헥실옥시메틸)옥세탄, 3-에틸-3-(히드록시메틸)옥세탄, 3-에틸-3-[(페녹시)메틸]옥세탄, 3-에틸-3-(헥실옥시메틸)옥세탄, 3-에틸-3-(클로로메틸)옥세탄 및 3,3-비스(클로로메틸)옥세탄을 들 수 있다.
상술한 비닐에테르 화합물로서는, 예를 들어 2-히드록시에틸비닐에테르, 3-히드록시프로필비닐에테르, 2-히드록시프로필비닐에테르, 2-히드록시이소프로필비닐에테르, 4-히드록시부틸비닐에테르, 3-히드록시부틸비닐에테르, 2-히드록시부틸비닐에테르, 3-히드록시이소부틸비닐에테르, 2-히드록시이소부틸비닐에테르, 1-메틸-3-히드록시프로필비닐에테르, 1-메틸-2-히드록시프로필비닐에테르, 1-히드록시메틸프로필비닐에테르, 4-히드록시시클로헥실비닐에테르, 1,6-헥산디올모노비닐에테르, 1,6-헥산디올디비닐에테르, 1,8-옥탄디올디비닐에테르, p-크실렌글리콜모노비닐에테르, p-크실렌글리콜디비닐에테르, m-크실렌글리콜모노비닐에테르, m-크실렌글리콜디비닐에테르, o-크실렌글리콜모노비닐에테르, o-크실렌글리콜디비닐에테르, 디에틸렌글리콜모노비닐에테르, 디에틸렌글리콜디비닐에테르, 트리에틸렌글리콜모노비닐에테르 및 트리에틸렌글리콜디비닐에테르를 들 수 있다.
접착제층(30) 형성용 조성물은 그의 도포 시공성 등을 조정하는 데에 있어서 용제를 포함하는 것이 바람직하다. 용제로서는, 예를 들어 프로필렌글리콜모노메틸에테르아세테이트, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논, 톨루엔, 크실렌, 아세트산에틸, 아세트산부틸, 3-메톡시부틸아세테이트, 메톡시프로필아세테이트, 에틸렌글리콜모노메틸에테르아세테이트, 메탄올, 에탄올, 이소프로필알코올, 1-부탄올, 1-메톡시-2-프로판올, 3-메톡시부탄올, 에톡시에탄올, 디이소프로필에테르, 에틸렌글리콜디메틸에테르 및 테트라히드로푸란을 들 수 있다.
접착제층(30) 형성용 조성물은 추가로 실란 커플링제, 소포제, 산화 방지제, 블로킹 방지제, 레벨링제, 계면 활성제, 증량제, 방청제, 대전 방지제, 가소제 등 각종 첨가제를 포함해도 된다.
접착제층(30) 또는 실록산계 유기 무기 하이브리드 접착제에 있어서, 탄소 비율은 바람직하게는 20 내지 70질량％, 보다 바람직하게는 30 내지 70질량％, 보다 바람직하게는 40 내지 60질량％이고, 수소 비율은 바람직하게는 2 내지 20질량％, 보다 바람직하게는 3 내지 15질량％, 보다 바람직하게는 4 내지 10질량％이고, 산소 비율은 바람직하게는 10 내지 40질량％, 보다 바람직하게는 15 내지 35질량％, 보다 바람직하게는 20 내지 30질량％이고, 규소 비율은 바람직하게는 3 내지 40질량％, 보다 바람직하게는 5 내지 30질량％, 보다 바람직하게는 10 내지 20질량％이다. 이와 같은 구성은 형성되는 접착제층(30)에 있어서의 높은 내열성의 실현 및 경화시 수축의 억제에 더하여, 형성되는 접착제층(30)에 있어서 그의 두께를 예를 들어 5㎛ 이하로 설정하면서도 충분한 웨이퍼 접합 강도를 발현시키기에 적합하다. 상기의 각 원소 비율은 예를 들어 CHN 원소 분석이나, Si 정량 분석(중량법), ICP 발광 분석, X선 광전자 분광 분석 등에 의해 동정하는 것이 가능하다.
이상과 같은 접착제층(30) 형성용 조성물을 사용한 상술한 웨이퍼 접합에 있어서는, 예를 들어 먼저, 접합 대상면인 한쪽의 웨이퍼 표면에 접착제층(30) 형성용 조성물을 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성하고, 가열에 의해 당해 조성물층을 건조시켜서 고화시킨다. 그 때의 가열 온도는 예를 들어 50 내지 150℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 이어서, 한쪽의 웨이퍼 상에 형성된 접착제 조성물층을 개재하여 2개의 웨이퍼를 가압하면서 접합한 후, 접착제 조성물층에 대하여 가열에 의해 경화시킨다. 접합에 있어서 가압력은 예를 들어 300 내지 5000g/㎠이고, 온도는 예를 들어 30 내지 200℃이다. 경화를 위한 가열 온도는 예를 들어 100 내지 300℃이고, 가열 시간은 예를 들어 5 내지 120분간이다. 접착제층(30) 형성용 조성물이 경화성 수지로서 중합성기 함유 폴리오르가노실세스퀴옥산을 함유하는 경우에, 당해 접착제 조성물은 바람직하게는 상기의 접합 전에 실온 이상이며 80℃ 이하의 온도에서 가열되고, 또한 접합 후에 100 내지 200℃의 온도에서 경화된다.
이렇게 하여 형성되는 접착제층(30)의 두께는 바람직하게는 5㎛ 이하, 보다 바람직하게는 4㎛ 이하, 보다 바람직하게는 3㎛ 이하이다. 접착제층(30)의 두께는 예를 들어 0.5㎛ 이상이다.
본 반도체 장치 제조 방법에 있어서는, 이어서 도 1의 (b)에 도시한 바와 같이 웨이퍼(20)의 주면(20a) 위에 절연막(21)을 형성한다. 절연막(21)은 웨이퍼(20)의 주면(20a)을 피복함과 함께, 소정의 패턴 형상의 오목부를 갖는다. 이 오목부에는 후술하는 바와 같이 배선 패턴이 형성되게 된다.
절연막(21)은 예를 들어 다음과 같이 하여 형성할 수 있다. 먼저, 열산화법이나 CVD법에 의해 웨이퍼(20)의 주면(20a) 위에 절연 재료막을 형성한다. 절연 재료막으로서는 실리콘 산화막이나 실리콘 질화막을 들 수 있다. 이어서 리소그래피 기술에 의해, 당해 절연 재료막 위에 소정의 레지스트 패턴을 형성한다. 이어서 당해 레지스트 패턴을 에칭 마스크로 하여 이용하여 행하는, 당해 절연 재료막에 대한 에칭 처리에 의해 당해 절연 재료막을 패터닝한다. 에칭 처리는 예를 들어 습식 에칭으로 행하여진다. 그 후, 레지스트 패턴을 제거한다. 예를 들어 이상과 같이 하여, 소정의 패턴 형상의 오목부를 갖는 절연막(21)을 형성할 수 있다.
본 반도체 장치 제조 방법에 있어서는, 이어서 도 1의 (c)에 도시한 바와 같이 웨이퍼 적층체(W)에 있어서 스루홀로서의 홀(H)을 형성한다(홀 형성 공정). 구체적으로는 먼저 절연막(21) 위에, 에칭 마스크로서의 레지스트 패턴을 형성한다. 이 레지스트 패턴은 웨이퍼 적층체(W)에 있어서의 홀 형성 개소에 대응하는 개소에 홀 형성용의 개구부를 갖는 것이다. 이어서 웨이퍼 적층체(W)에 있어서, 에칭 마스크인 당해 레지스트 패턴을 개재한 웨이퍼(20)측으로부터의 에칭 처리에 의해, 웨이퍼(20) 및 접착제층(30)을 관통하여 웨이퍼(10)에 있어서의 배선 패턴(12b)에 이르는 홀(H)을 형성한다. 이 에칭 처리에서는 반응성 이온 에칭이 행하여진다. 웨이퍼(20)에 대한 에칭 처리에서는 바람직하게는 보쉬 프로세스에 의한 반응성 이온 에칭이 행하여지고, 그 에칭 가스로서는 바람직하게는 SiF6과 Ar을 포함하는 혼합 가스가 채용된다. 그 후의 접착제층(30)에 대한 에칭 처리의 에칭 가스로서는, 바람직하게는 CHF3과 CF4와 O2와 Ar을 포함하는 혼합 가스가 채용된다. 또한, 배선 패턴(12b)에 있어서 홀(H)에 면하는 부분은 홀(H)의 바닥면을 이룬다.
본 반도체 장치 제조 방법에 있어서는, 이어서 도 2의 (a)에 도시한 바와 같이 웨이퍼 적층체(W)의 홀(H)의 내면에 절연막(41)을 컨포멀하게 형성한다. 절연막(41)은 예를 들어 실리콘 산화막이고, 예를 들어 CVD법에 의해 형성된다.
이어서 도 2의 (b)에 도시한 바와 같이, 절연막(41)에 있어서의 홀(H) 바닥면 위의 부분을 에칭 제거한다. 구체적으로는, 홀(H) 내의 절연막(41)에 있어서의 배선 패턴(12b) 위의 부분을 예를 들어 반응성 이온 에칭에 의해 제거한다. 그 반응성 이온 에칭에 있어서의 에칭 가스로서는 바람직하게는 CHF3과 CF4와 Ar을 포함하는 혼합 가스가 채용된다.
본 반도체 장치 제조 방법에 있어서는, 이어서 홀(H)이 형성된 웨이퍼 적층체(W)를 세정 처리에 부친다(세정 공정). 본 공정에서의 세정 처리는 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함한다. 본 공정에서는, 바람직하게는 산소 플라스마 세정 처리가 행하여지고, 그것보다 후에 아르곤 스퍼터링 세정 처리가 행하여진다. 또한, 본 공정에서는 황산 세정 처리가 행하여져도 된다. 황산 세정 처리는 산소 플라스마 세정 처리와 그것보다 후의 아르곤 스퍼터링 세정 처리 사이에 행하여지는 것이 바람직하다.
세정 공정에 있어서 산소 플라스마 세정 처리가 행하여지는 경우, 그 처리 시간은 바람직하게는 5 내지 120초, 보다 바람직하게는 10 내지 60초, 보다 바람직하게는 15 내지 40초이다. 세정 공정에 있어서 아르곤 스퍼터링 세정 처리가 행하여지는 경우, 그 처리 시간은 바람직하게는 0.5 내지 5분, 보다 바람직하게는 2 내지 4분이다. 세정 공정에 있어서 황산 세정 처리가 행하여지는 경우, 그 처리 시간은 바람직하게는 10 내지 100초, 보다 바람직하게는 20 내지 90초이다. 황산 세정 처리에 사용되는 황산의 농도는 예를 들어 1 내지 3질량％이다.
이어서, 홀(H)의 벽면에 배리어층(도시 생략)을 컨포멀하게 형성한 후, 도 3의 (a)에 도시한 바와 같이 도전 재료(50)의 퇴적을 행한다. 배리어층 형성 재료로서는 예를 들어 Ta를 들 수 있다. 도전 재료(50)로서는 본 실시 형태에서는 Cu가 채용된다. 도전 재료(50)의 퇴적 방법으로서는 전기 도금법을 채용할 수 있다. 전기 도금법을 채용하는 경우, 상기 배리어층의 형성 후 예를 들어 스퍼터링 성막법에 의해 전기 도금용의 시드층을 홀(H) 내에 컨포멀하게 형성한다. 시드층 형성 재료로서는 예를 들어 Cu를 들 수 있다. 전기 도금법에 있어서는, 이 시드층 위에 있어서 Cu를 성장시킨다.
이어서 도전 재료(50)의 과잉 퇴적 부분을 도 3의 (b)에 도시한 바와 같이 제거한다. 제거 방법으로서는 예를 들어 화학적 기계 연마(CMP)를 들 수 있다. 이러한 제거에 의해, 웨이퍼 적층체(W)의 홀(H) 내에 도전부(51)가 형성되고, 또한 절연막(21)의 오목부 내에 배선 패턴(52)이 형성되게 된다. 도전부(51)의 직경은 본 실시 형태에서는 예를 들어 5 내지 20㎛이다. 배선 패턴(52)은 웨이퍼(20) 위에 형성되는 재배선층의 요소이고, 웨이퍼(20)의 주면(20a)측에 만들어 넣어져 있는 소정의 반도체 소자와 전기적으로 접속되게 된다. 도전부(51)는 웨이퍼(10)의 회로 형성면(10a)에 있어서의 배선 패턴(12b)에 대하여 구조적이며 전기적으로 접속되어 있음과 함께, 배선 패턴(52)에 대하여 구조적이며 전기적으로 접속되어 있다. 이러한 도전부(51)는 제조되는 반도체 장치에 있어서, 웨이퍼(10) 유래의 반도체 소자와 웨이퍼(20) 유래의 반도체 소자 사이를 전기적으로 접속하기 위한 관통 전극을 이루게 된다.
이후, 주면(20a) 위에 재배선층이 형성된 웨이퍼(20) 위로의 접착제층(30)을 개재한 새로운 웨이퍼(20)의 적층부터 도전부(51)의 형성까지를 포함하는 일련의 과정이, 제조 목적으로 하는 반도체 장치의 반도체 소자 적층수에 따른 소정의 횟수로 행하여진다.
본 반도체 장치 제조 방법에 있어서, 웨이퍼(10)는 그의 이면(10b)측으로부터의 연삭 가공에 의해 박화되어도 된다. 그 박화 후의 웨이퍼(10)의 두께는 예를 들어 10 내지 400㎛이다. 또한, 가장 후에 적층된 웨이퍼(20)의 재배선층 위에는 외부 접속용 범프가 형성되어도 된다. 혹은, 박화 후의 웨이퍼(10)를 관통하여 웨이퍼(10)의 회로 형성면(10a)측의 재배선층 내의 소정의 배선 패턴과 전기적으로 접속하고 있는 관통 전극을 형성하고, 당해 관통 전극과 전기적으로 접속하고 있는 외부 접속용 범프를 웨이퍼(10)의 이면(10b)측에 형성해도 된다.
이상과 같이 하여, 반도체 소자가 그의 두께 방향으로 집적된 입체적 구조를 갖는 반도체 장치를 제조할 수 있다. 이 반도체 장치는 다이싱에 의해 개편화되어도 된다.
본 반도체 장치 제조 방법에서는, 상술한 바와 같이 반도체 소자 사이를 전기적으로 접속하기 위한 관통 전극을 이루게 되는 도전부(51)가 웨이퍼(10)의 회로 형성면(10a)의 배선 패턴(12b)에 대하여 구조적이며 전기적으로 접속되어 있다. 이러한 범프레스 구조는 다층화되는 반도체 소자 사이에 있어서 짧은 도전 경로를 실현하는 데에 적합하다. 종래 방식의 WOW 프로세스에서는 웨이퍼를 관통하는 관통 전극에 전기적으로 접속되는 범프 전극이 당해 웨이퍼 표면에 형성된 후에, 당해 범프 전극을 개재하여 반도체 소자 사이의 전기적 접속이 도모되는 경우가 있다. 이에 대해 본 반도체 장치 제조 방법에서는, 관통 전극을 이루게 되는 도전부(51)가 웨이퍼(10)에 있어서의 배선 패턴(12b)에 대하여 직접적으로 접속되어, 반도체 소자 사이의 전기적 접속에 있어서 범프레스 구조가 형성되는 것이다. 이러한 범프레스 구조는 다층화되는 반도체 소자 사이에 있어서 짧은 도전 경로를 실현하는 데에 적합하고, 다층화되는 반도체 소자 사이의 도전 경로가 짧을수록 당해 소자 사이의 도전 경로 내지 배선의 저항은 작아지는 경향이 있다.
게다가, 본 반도체 장치 제조 방법은 접착제층(30)을 개재한 반도체 웨이퍼의 적층을 거쳐서 반도체 소자가 다층화되는 방법이고, 또한 웨이퍼 사이를 접합하는 접착제층(30)이 SiOC계 폴리머를 접착제로서 함유한다. 이와 함께, 본 방법에서는 웨이퍼(20) 및 접착제층(30)을 관통하는 홀(H)이 형성된 웨이퍼 적층체(W)가, 세정 공정에 있어서 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함하는 세정 처리에 부쳐진다. 이들 구성은 홀(H) 내에 형성되는 도전부(51) 내지 관통 전극과 웨이퍼(10)에 있어서의 배선 패턴(12b) 사이에 있어서 낮은 콘택트 저항을 실현하는 데에 적합하다는 지견을 본 발명은 얻고 있다. 예를 들어, 후술하는 실시예 및 비교예로써 나타내는 대로이다. 홀(H) 내의 도전부(51) 내지 관통 전극과 웨이퍼(10)에 있어서의 배선 패턴(12b) 사이의 콘택트 저항이 작을수록, 제조되는 반도체 장치에 있어서 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항은 작아지는 경향이 있다.
이상과 같이, 본 반도체 장치 제조 방법은 제조되는 반도체 장치에 있어서, 다층화되는 반도체 소자 사이에서 낮은 배선 저항을 실현하는 데에 적합하다. 이러한 본 반도체 장치 제조 방법은 제조되는 반도체 장치에 있어서, 저소비 전력에서의 고속의 신호 전송을 억제하는 데에 적합하고, 또한 고주파 신호의 감쇠를 억제하는 데에 적합하다.
본 방법에 있어서의 접착제층(30)은 상술한 바와 같이, 바람직하게는 중합성기 함유 폴리오르가노실세스퀴옥산을 포함하는 접착제 조성물의 경화물이다. 이러한 접착제층(30)은 높은 내열성을 실현함과 함께, 접착제층(30)의 형성을 위한 경화 온도의 저하를 도모하여 피착체인 웨이퍼 내의 소자에 대한 대미지를 억제하기에 적합하다.
본 방법에 있어서의 접착제층(30)의 두께는 상술한 바와 같이 바람직하게는 5㎛ 이하, 보다 바람직하게는 4㎛ 이하, 보다 바람직하게는 3㎛ 이하이다. 이와 같은 구성은 본 방법에 있어서 형성되는 도전부(51) 내지 관통 전극의 단축화를 도모하기에 적합하고, 따라서 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항을 작게하기에 적합하다. 또한, 실록산계 유기 무기 하이브리드 접착제를 함유하는 접착제층(30)은 이 정도로 얇은 경우에 있어서도 충분한 웨이퍼 접합 강도를 발휘하기에 적합하다.
게다가 접착제층(30)이 얇을수록, 도 1의 (c)를 참조하여 상술한 홀 형성 공정이나 그 후의 세정 공정을 거친 각 단계에 있어서 홀(H) 내에서의 에칭 잔사를 저감하기 쉽다. 홀(H) 내에서의 에칭 잔사의 저감은 상술한 콘택트 저항의 저하를 도모하는데 이바지한다.
게다가 접착제층(30)이 얇을수록, 도 1의 (c)를 참조하여 상술한 홀 형성 공정에 있어서, 접착제층(30)의 홀 노출면에 언더컷이나 사이드 에치가 발생하는 것을 억제하기 쉽고, 적절한 형상의 홀(H)을 따라서 도전부(51)를 형성하기 쉽다. 이와 같은 구성은 소위 도전부(51)에 있어서의 누설 전류의 발생을 억제하는데 이바지한다.
본 방법에 있어서의 웨이퍼(20)의 두께는 상술한 바와 같이 30㎛ 이하이고, 바람직하게는 20㎛ 이하, 보다 바람직하게는 15㎛ 이하이다. 이와 같은 구성은 본 방법에 있어서 형성되는 도전부(51) 내지 관통 전극의 단축화를 도모하기에 적합하고, 따라서 당해 관통 전극을 개재하여 전기적으로 접속되는 반도체 소자 사이의 도전 경로 전체 내지 배선 전체의 저항을 작게 하기에 적합하다.
또한, 웨이퍼(20)나 접착제층(30)이 상술한 바와 같이 얇은 것은 본 방법에 의해 제조되는 반도체 장치의 소형화나 고밀도화에 이바지한다.
실시예
〔실시예 1〕
이하와 같이 하여, 소정의 웨이퍼 적층체에 있어서 총 수 71의 관통 전극을 형성하였다.
<웨이퍼 적층체의 제작>
먼저, 표면에 재배선층을 수반하는 제1 실리콘 웨이퍼(직경 300mm)와, 제2 실리콘 웨이퍼(직경 300mm)를 준비하였다. 제1 실리콘 웨이퍼의 재배선층은 재배선층 외에 노출되는 영역을 갖는 Cu 배선 패턴을 포함한다. 이어서, 제1 실리콘 웨이퍼의 재배선측과 제2 실리콘 웨이퍼를 후술하는 접착제 조성물 C를 사용하여 접합하였다. 구체적으로는, 먼저 한쪽의 웨이퍼의 표면에 소정량의 접착제 조성물 C를 스핀 코팅에 의해 도포하여 접착제 조성물층을 형성하고, 가열에 의해 당해 조성물층을 건조시켜서 고화시켰다. 그 때, 먼저 80℃에서 4분간의 가열을 행하고, 계속해서 100℃에서 2분간의 가열을 행하였다. 이어서, 한쪽의 웨이퍼 위에 형성된 접착제 조성물층을 개재하여 2개의 웨이퍼를 가압하면서 접합한 후, 접착제 조성물층에 대하여 가열에 의해 경화시켰다. 접합에 있어서 가압력은 예를 들어 1000g/㎠이고, 온도는 50℃이다. 경화 시, 먼저 135℃에서 30분간의 가열을 행하고, 계속해서 170℃에서 30분간의 가열을 행하였다. 웨이퍼 사이를 접합하는 접착제층의 두께는 2.5 ㎛이다. 이상과 같이 하여, 제1 및 제2 실리콘 웨이퍼와 이들을 접합하고 있는 접착제층(두께 2.5 ㎛)을 포함하는 적층 구조를 갖는 웨이퍼 적층체를 제작하였다.
<웨이퍼 적층체에 대한 프로세스>
이어서, 웨이퍼 적층체에 있어서의 제2 실리콘 웨이퍼에 대하여 그라인드 장치(상품명 「DGP8761HC」, 가부시키가이샤 디스코제)를 사용하여 연삭 가공을 행하고, 제2 실리콘 웨이퍼를 두께 10㎛까지 박화하였다. 이어서, 제2 실리콘 웨이퍼의 피연삭면 위에 CVD법에 의해 실리콘 산화막(절연막)을 형성하였다. 이어서, 당해 절연막에 있어서 소정의 패턴 형상의 오목부를 형성하였다. 오목부는 리소그래피 기술에 의해 절연막 위에 소정의 레지스트 패턴을 형성한 후, 당해 레지스트 패턴을 에칭 마스크로서 이용하여 행하는, 당해 절연 재료막에 대한 에칭 처리에 의해 형성하였다.
이어서, 절연막 위에서의 레지스트 패턴의 제거 후, 웨이퍼 적층체에 있어서 홀(스루홀)을 형성하였다. 구체적으로는, 먼저 절연막 위에 에칭 마스크로서의 레지스트 패턴을 형성하였다. 이 레지스트 패턴은 웨이퍼 적층체에 있어서의 홀 형성 개소에 대응하는 개소에 홀 형성용의 개구부를 갖는 것이다. 이어서, 웨이퍼 적층체에 있어서 에칭 마스크인 당해 레지스트 패턴을 개재한 제2 실리콘 웨이퍼측으로부터의 에칭 처리에 의해, 제2 실리콘 웨이퍼(두께 10㎛) 및 접착제층(두께 2.5㎛)을 관통하여 제1 실리콘 웨이퍼에 있어서의 배선 패턴에 이르는 홀을 형성하였다. 이 에칭 처리에서는, 먼저 제2 실리콘 웨이퍼에 대한 제1 에칭 처리를 행하고, 그 후 접착제층에 대한 제2 에칭 처리를 행하였다. 제1 에칭 처리에서는 에칭 장치(상품명 「Silivia」, 어플라이드 머티리얼즈사제)를 사용하고, 보쉬 프로세스에 의한 반응성 이온 에칭을 행하고, SiF6과 Ar의 혼합 가스를 에칭 가스로서 사용하였다. 제2 에칭 처리에서는 에칭 장치(상품명 「e-MAX」, 어플라이드 머티리얼즈사제)를 사용하고, 반응성 이온 에칭을 행하여 CHF3과 CF4와 O2와 Ar의 혼합 가스를 에칭 가스로서 사용하였다.
이어서, 웨이퍼 적층체의 홀 내면에 CVD법에 의해 실리콘 산화막을 컨포멀하게 형성하였다. 이어서, 이 실리콘 산화막에 있어서의 홀 바닥면 위의 부분을 에칭 제거하였다. 그를 위한 에칭 처리에서는 에칭 장치(상품명 「e-MAX」, 어플라이드 머티리얼즈사제)를 사용하고, 반응성 이온 에칭을 행하여 CHF3과 CF4와 Ar의 혼합 가스를 에칭 가스로서 사용하였다.
이어서, 웨이퍼 적층체를 세정 처리에 부쳤다. 구체적으로는, 홀이 형성되어 있는 웨이퍼 적층체에 대해서 산소 플라스마 세정 처리를 행하고, 그 후 황산 세정 처리를 행하였다. 산소 플라스마 세정 처리에서는 플라즈마 장치(상품명 「e-MAX」, 어플라이드 머티리얼즈사제)를 사용하고, 산소 가스를 사용하고, 온도 조건을 120℃로 하고, 플라스마 애싱(세정 처리) 시간을 15초로 하였다. 황산 세정 처리에서는 세정 장치(상품명 「GPTC-1」)를 사용하고, 2질량％ 황산을 사용하고, 세정 처리 시간을 43초로 하였다.
이어서, 세정 처리를 거친 홀의 벽면에 CVD법에 의해 Ta 배리어층(두께 80nm)을 컨포멀하게 형성하고, 계속해서 스퍼터링 성막법에 의해 전기 도금용의 Cu 시드층(두께 1㎛)을 컨포멀하게 형성하였다. 이어서, 웨이퍼 적층체에 있어서의 홀 내와 제2 실리콘 웨이퍼 위의 절연막이 갖는 오목부 내에 걸쳐, 전기 도금법에 의해 Cu를 퇴적시켰다. 이어서, 제2 실리콘 웨이퍼 위의 Cu의 과잉 퇴적 부분을 CMP법에 의해 제거하였다. 이에 의해, 웨이퍼 적층체의 홀 내에 관통 전극이 형성되고, 또한 웨이퍼 적층체의 제2 실리콘 웨이퍼 위의 절연막의 오목부 내에 배선 패턴이 형성되었다.
<접착제 조성물 C의 제작>
후기와 같이 하여 얻어지는 에폭시기 함유의 폴리오르가노실세스퀴옥산 100질량부와, 프로필렌글리콜모노메틸에테르아세테이트 115질량부와, 안티몬계 술포늄염(상품명 「SI-150L」, 산신 가가꾸 고교 가부시키가이샤제) 0.45질량부(고형분으로서)와, (4-히드록시페닐)디메틸술포늄메틸설파이트(상품명 「선에이드 SI 보조제」, 산신 가가꾸 고교 가부시키가이샤제) 0.05질량부를 혼합하고, 접착제 조성물 C를 얻었다.
<폴리오르가노실세스퀴옥산의 합성>
환류 냉각기와 질소 가스 도입관과 교반 장치와 온도계를 구비한 300mL의 플라스크 내에서, 질소 가스를 도입하면서 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란 161.5mmol(39.79g)과, 페닐트리메톡시실란 9mmol(1.69g)과, 용매로서의 아세톤 165.9g을 혼합해서 50℃로 승온하였다. 이어서, 당해 혼합물에 5％ 탄산칼륨 수용액 4.7g(탄산칼륨으로서 1.7mmol)을 5분에 걸쳐 적하하고, 계속하여 물 1700mmol(30.6g)을 20분에 걸쳐 적하하였다. 적하 조작 동안 혼합물에 현저한 온도 상승은 발생하지 않았다. 당해 적하 조작 후, 플라스크 내에 질소 가스를 도입하면서 50℃에서 4시간, 중축합 반응을 행하였다. 중축합 반응 후의 반응 용액 중의 생성물을 분석한 바, 수 평균 분자량은 1900이고, 분자량 분산도는 1.5였다. 그리고 정치되어서 냉각된 반응 용액에 대해서, 상분리에 의해 발생하는 하층액(수상)이 중성이 될 때까지 수세를 반복한 후, 상층액을 분취하고, 1mmHg 및 40℃의 조건에서 용매량이 25질량％가 될 때까지 상층액으로부터 용매를 증류 제거하고, 무색 투명의 액상 생성물(에폭시기 함유 폴리오르가노실세스퀴옥산)을 얻었다.
〔실시예 2〕
세정 공정에 있어서 산소 플라스마 세정 처리를 행하지 않는 것, 및 황산 세정 처리의 후에 아르곤 스퍼터링 세정 처리를 행한 것 이외에는 실시예 1의 프로세스와 마찬가지로 하여, 상기의 웨이퍼 적층체에 대하여 실시예 2의 프로세스를 행하였다. 실시예 2에 있어서의 아르곤 스퍼터링 세정 처리에서는 스퍼터링 장치(상품명 「Producer」, 어플라이드 머티리얼즈사제)를 사용하고, Ar 스퍼터링(세정 처리) 시간을 3분으로 하였다.
〔실시예 3〕
세정 공정에 있어서 황산 세정 처리의 후에 아르곤 스퍼터링 세정 처리를 행한 것 이외에는 실시예 1의 프로세스와 마찬가지로 하여, 상기의 웨이퍼 적층체에 대하여 실시예 3의 프로세스를 행하였다. 실시예 3에 있어서의 아르곤 스퍼터링 세정 처리에서는 스퍼터링 장치(상품명 「Producer」, 어플라이드 머티리얼즈사제)를 사용하고, Ar 스퍼터링(세정 처리) 시간을 3분으로 하였다.
〔실시예 4〕
세정 공정에 있어서 황산 세정 처리의 시간을 43초에서 86초로 한 것, 및 황산 세정 처리의 후에 아르곤 스퍼터링 세정 처리를 행한 것 이외에는 실시예 1의 프로세스와 마찬가지로 하여, 상기의 웨이퍼 적층체에 대하여 실시예 4의 프로세스를 행하였다. 실시예 4에 있어서의 아르곤 스퍼터링 세정 처리에서는 스퍼터링 장치(상품명 「Producer」, 어플라이드 머티리얼즈사제)를 사용하고, Ar 스퍼터링(세정 처리) 시간을 3분으로 하였다.
〔비교예 1〕
세정 공정에 있어서 산소 플라스마 세정 처리를 행하지 않은 것 이외에는 실시예 1의 프로세스와 마찬가지로 하여, 상기의 웨이퍼 적층체에 대하여 비교예 1의 프로세스를 행하였다.
<저항값 측정>
실시예 1 내지 4 및 비교예 1의 각 웨이퍼 적층체에 대해서, 형성된 총 수 71의 관통 전극의 체인 저항(데이지 체인 저항)의 값을 측정하였다. 그 측정 결과를 도 4부터 도 7에 도시하였다. 도 4는 실시예 1 및 비교예 1에 관한 각 체인 저항 측정 결과를 나타내는 그래프이다. 도 5는 실시예 2 및 비교예 1에 관한 각 체인 저항 측정 결과를 나타내는 그래프이다. 도 6은 실시예 1, 실시예 3 및 비교예 1에 관한 각 체인 저항 측정 결과를 나타내는 그래프이다. 도 7은 실시예 3, 실시예 4 및 비교예 1에 관한 각 체인 저항 측정 결과를 나타내는 그래프이다. 각 그래프에 있어서 횡축은 저항의 값(Ω)을 나타내고, 종축은 누적 확률(％)을 나타낸다. 또한, 그래프 중의 각 플롯은 소정의 하나의 관통 전극의 콘택트 저항(제1 실리콘 웨이퍼의 배선 패턴과 그 위의 관통 전극의 콘택트 저항)을 나타내는 것이다.
[평가]
상술한 저항값 측정에 있어서, 실시예 1 내지 4의 방법에 의해 형성된 관통 전극의 99％의 측정점의 콘택트 저항은 700Ω 이하(실시예 1), 450Ω 이하(실시예 2), 150Ω 이하(실시예 3) 및 250Ω 이하(실시예 4)였다. 도 4부터 도 7에 나타내는 그래프로부터, 실시예 1 내지 4의 방법에 있어서 형성된 관통 전극의 콘택트 저항값은 비교예 1의 방법에 있어서 형성된 관통 전극의 콘택트 저항값보다 크게 저감되어 있는 것이나, 변동이 크게 억제되어 있는 것을 알 수 있다.
이상의 정리로서, 본 발명의 구성 및 그의 베리에이션을 이하에 부기해 둔다.
[1] 배선 패턴을 포함하는 회로 형성면을 갖는 제1 웨이퍼, 주면과 이것과는 반대의 이면을 갖는 제2 웨이퍼, 및 SiOC계 폴리머를 함유하고 또한 상기 제1 웨이퍼의 상기 회로 형성면과 상기 제2 웨이퍼의 상기 이면 사이에 개재하는 접착제층을 포함하는 적층 구조를 갖는 웨이퍼 적층체를 준비하는 제1 공정과,
상기 웨이퍼 적층체에 있어서, 상기 제2 웨이퍼의 상기 주면측의 일부를 마스크하는 마스크 패턴을 개재한 당해 제2 웨이퍼측으로부터의 에칭 처리에 의해, 당해 제2 웨이퍼 및 상기 접착제층을 관통하여 상기 제1 웨이퍼에 있어서의 상기 배선 패턴에 이르는 홀을 형성하는 제2 공정과,
상기 홀의 내면에 절연막을 형성하는 제3 공정과,
상기 홀 내의 상기 절연막에 있어서의 상기 배선 패턴 위의 부분을 에칭 제거하는 제4 공정과,
상기 제4 공정을 거친 상기 웨이퍼 적층체를, 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함하는 세정 처리에 부치는 제5 공정과,
상기 세정 공정을 거친 상기 홀 내로의 도전 재료의 충전에 의해 도전부를 형성하는 제6 공정을 포함하는 반도체 장치 제조 방법.
[2] 상기 SiOC계 폴리머에 있어서의 탄소 비율은 20 내지 70질량％, 30 내지 70질량％, 또는 40 내지 60질량％이고, 수소 비율은 2 내지 20질량％, 3 내지 15질량％, 또는 4 내지 10질량％이고, 산소 비율은 10 내지 40질량％, 15 내지 35질량％, 또는 20 내지 30질량％이고, 규소 비율은 3 내지 40질량％, 5 내지 30질량％, 또는 10 내지 20질량％ 인, [1]에 기재된 반도체 장치 제조 방법.
[3] 에칭 처리는 반응성 이온 에칭인, [1] 또는 [2]에 기재된 반도체 장치 제조 방법.
[4] 상기 세정 처리는, 산소 플라스마 세정 처리 및 그것보다 후의 아르곤 스퍼터링 세정 처리를 포함하는, [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[5] 상기 산소 플라스마 세정 처리의 처리 시간은 5 내지 120초, 10 내지 60초, 또는 15 내지 40초인, [1] 내지 [4] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[6] 상기 아르곤 스퍼터링 세정 처리의 처리 시간은 0.5 내지 5분, 또는 2 내지 4분인, [1] 내지 [5] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[7] 상기 세정 처리는, 산소 플라스마 세정 처리 및 아르곤 스퍼터링 세정 처리 사이의 황산 세정 처리를 포함하는, [1] 내지 [6] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[8] 상기 황산 세정 처리의 처리 시간은 10 내지 100초, 또는 20 내지 90초인, [7]에 기재된 반도체 장치 제조 방법.
[9] 제6 공정에서의 도전 재료의 충전 방법은 전기 도금법인, [1] 내지 [8] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[10] 상기 접착제층은 실록산계 유기 무기 하이브리드 접착제를 포함하는 접착제 조성물의 경화물인, [1] 내지 [9] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[11] 상기 접착제층은 중합성기 함유 폴리오르가노실세스퀴옥산을 포함하는 접착제 조성물의 경화물인, [1] 내지 [10] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[12] 상기 접착제 조성물에 있어서의 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 함유 비율은 70질량％ 이상, 80 내지 99.8질량％, 또는 90 내지 99.5질량％인, [11]에 기재된 반도체 장치 제조 방법.
[13] 상기 중합성기 함유 폴리오르가노실세스퀴옥산은 실록산 구성 단위로서, 하기의 식 (1)로 표시되는 구성 단위를 적어도 포함하는 제1 구성 단위[RSiO3/2] 및 하기의 식 (2)로 표시되는 구성 단위를 적어도 포함하는 제2 구성 단위[RSiO2/2(OR')]를 포함하는(제2 구성 단위에 있어서의 R과 R'은 동일해도 되고 달라도 된다), [11] 또는 [12]에 기재된 반도체 장치 제조 방법.
Figure pct00006
(식 (1)에 있어서의 R1 및 식 (2)에 있어서의 R1은 각각 에폭시기 또는 (메트)아크릴로일옥시기를 함유하는 기를 나타낸다. 식 (2)에 있어서의 R2는 수소 원자 또는 탄소수 1 내지 4의 알킬기를 나타낸다.)
[14] 상기 중합성기 함유 폴리오르가노실세스퀴옥산의 수 평균 분자량(Mn)은 1000 내지 50000, 1500 내지 10000, 2000 내지 8000, 또는 2000 내지 7000인, [11] 내지 [13] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[15] 상기 중합성기 함유 폴리오르가노실세스퀴옥산에 관한 분자량 분산도(Mw/Mn)는 1.0 내지 4.0, 1.1 내지 3.0, 또는 1.2 내지 2.7인, [11] 내지 [14] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[16] 상기 접착제층의 두께는 5㎛ 이하, 4㎛ 이하, 또는 3㎛ 이하이고, 0.5m 이상인, [1] 내지 [15] 중 어느 하나에 기재된 반도체 장치 제조 방법.
[17] 상기 제2 웨이퍼는 20㎛ 이하 또는 15㎛ 이하의 두께를 갖는, [1] 내지 [16] 중 어느 하나에 기재된 반도체 장치 제조 방법.
본 발명의 방법에 의하면, 접착제층을 개재하여 접합되어 다층화되는 반도체 소자 사이에서 낮은 배선 저항을 실현할 수 있다.
W: 웨이퍼 적층체
10, 20: 웨이퍼
10a: 회로 형성면
10b: 이면
12: 재배선층
12a: 절연부
12b: 배선 패턴
20a: 주면
20b: 이면
21: 절연막
30: 접착제층
H: 홀
50: 도전 재료
51: 도전부

Claims (8)

  1. 배선 패턴을 포함하는 회로 형성면을 갖는 제1 웨이퍼, 주면과 이것과는 반대의 이면을 갖는 제2 웨이퍼, 및 SiOC계 폴리머를 함유하고 또한 상기 제1 웨이퍼의 상기 회로 형성면과 상기 제2 웨이퍼의 상기 이면 사이에 개재하는 접착제층을 포함하는 적층 구조를 갖는 웨이퍼 적층체를 준비하는 제1 공정과,
    상기 웨이퍼 적층체에 있어서, 상기 제2 웨이퍼의 상기 주면측의 일부를 마스크하는 마스크 패턴을 개재한 당해 제2 웨이퍼측으로부터의 에칭 처리에 의해, 당해 제2 웨이퍼 및 상기 접착제층을 관통하여 상기 제1 웨이퍼에 있어서의 상기 배선 패턴에 이르는 홀을 형성하는 제2 공정과,
    상기 홀의 내면에 절연막을 형성하는 제3 공정과,
    상기 홀 내의 상기 절연막에 있어서의 상기 배선 패턴 위의 부분을 에칭 제거하는 제4 공정과,
    상기 제4 공정을 거친 상기 웨이퍼 적층체를, 산소 플라스마 세정 처리 및/또는 아르곤 스퍼터링 세정 처리를 포함하는 세정 처리에 부치는 제5 공정과,
    상기 세정 공정을 거친 상기 홀 내로의 도전 재료의 충전에 의해 도전부를 형성하는 제6 공정을 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 세정 처리는, 산소 플라스마 세정 처리 및 그것보다 후의 아르곤 스퍼터링 세정 처리를 포함하는, 반도체 장치 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 산소 플라스마 세정 처리의 처리 시간은 5 내지 120초인, 반도체 장치 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 아르곤 스퍼터링 세정 처리의 처리 시간은 0.5 내지 5분인, 반도체 장치 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 세정 처리는, 산소 플라스마 세정 처리 및 아르곤 스퍼터링 세정 처리 사이의 황산 세정 처리를 포함하는, 반도체 장치 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 접착제층은 중합성기 함유 폴리오르가노실세스퀴옥산을 포함하는 접착제 조성물의 경화물인, 반도체 장치 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 접착제층은 5㎛ 이하의 두께를 갖는, 반도체 장치 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 웨이퍼는 20㎛ 이하의 두께를 갖는, 반도체 장치 제조 방법.
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