JP2020520118A - 処理された積層ダイ - Google Patents

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Abstract

技術及び方法の代表的な実装形態は、接合の準備のために個片化されたダイを処理することを含む。複数の半導体ダイ構成要素は、ウェハ構成要素から個片化され得、半導体ダイ構成要素は各々、実質的に平坦な表面を有する。材料の粒子及び破片は、複数の半導体ダイ構成要素の縁部から除去され得る。加えて、複数の半導体ダイ構成要素のうちの１つ以上は、実質的に平坦な表面を介して、準備された接合表面に接合され得る。【選択図】図５

Description

（優先権主張及び関連出願の相互参照）
本出願は、２０１８年４月２３日に出願された米国特許出願第１５／９６０，１７９号、及び２０１７年５月１１日に出願された米国特許仮出願第６２／５０４，８３４号の米国特許法第１１９条（ｅ）（１）の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。
（発明の分野）
以下の説明は、集積回路（integrated circuit、「ＩＣ」）の処理に関する。より具体的には、以下の説明は、接合の準備において個片化されたダイを処理するための技術に関する。
ダイは、様々な超小型電子パッケージングスキームの一部として、三次元配置で積層させることができる。このことは、より大きなベースダイ上に１つ以上のダイの層を積層することと、複数のダイを縦方向配置で積層することと、両方の様々な組み合わせと、を含むことができる。ダイはまた、ウェハ上に積層されてもよく、又はウェハが個片化の前に他のウェハ上に積層されてもよい。いくつかの場合、ダイ又はウェハは、両方ともＩｎｖｅｎｓａｓ Ｂｏｎｄｉｎｇ Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．（以前のＺｉｐｔｒｏｎｉｘ，Ｉｎｃ．）、Ｘｐｅｒｉ Ｃｏｒｐから入手可能である、ＺｉＢｏｎｄ（登録商標）直接誘電接合技術又はＤＢＩ（登録商標）ハイブリッド接合技術などの直接誘電接合、非接着技術の使用を含む、様々な接合技術を使用して、積層配置で接合されてもよい（例えば、その全体が本明細書に組み込まれる米国特許第６，８６４，５８５号及び同第７，４８５，９６８号を参照されたい）。
直接接合技術を使用してスタックドダイを接合するとき、接合されるダイの表面は、極めて平坦かつ平滑であることが望ましい。例えば、表面が緊密に嵌合して持続する接合を形成することができるように、表面の表面トポロジー変動は非常に小さくするべきである。表面は清浄であり、不純物、粒子及び／又は他の残渣がないことも望ましい。望ましくない粒子の存在は、例えば、粒子の位置において接合に欠陥があるか、又は信頼性を有しないものにする場合がある。例えば、接合表面上に残っているいくらかの粒子及び残渣は、積層ダイ間の接合界面に空隙をもたらす場合がある。空隙が金属電気相互接続寸法よりも実質的に小さい場合、それらは許容可能であり得る。しかしながら、電気相互接続寸法に近い又はそれを超える寸法の接合欠陥を引き起こす粒子は、相互接続の導電性に悪影響を及ぼす可能性があるため、許容し得ない。
半導体ウェハ（例えばシリコンウェハなど）は脆いため、個片化されたダイの縁部に欠陥又は粒子が発生するのが一般的である。例として、シリコンは切断中に割れて、遊離粒子を形成する場合がある。機械的切断又はソーイングは、しばしば粗い縁部を残し、シリコンの粒子又は破片をカットダイの縁部の上又は近くに残す場合もある。加えて、機械的ソーダイシングは、典型的には、ダイシングシートから個片化されたダイの側壁及び縁部に材料を転写する。レーザ切断はまた、ダイの表面又は縁部上に粒子を残す場合がある。様々なプロセスを使用して、切断後のダイの表面を洗浄することができる。しかしながら、このプロセスは、多くの場合、ダイの周辺部に、又はダイの縁壁にいくらかの粒子を残す場合がある。ダイの表面が研磨されている場合でも、ダイの縁部又は側壁に破片が存在する場合がある。残された遊離粒子と破片は、信頼できる接合を形成する上で問題になり得る。加えて、これらの遊離粒子又は部分的遊離粒子は、後続の動作で対象の接合表面又は接合ツールなどを再汚染する場合がある。
詳細な説明は、添付の図を参照して説明される。図において、参照番号の左端の数字（複数可）は、最初に参照番号が現れる図を特定する。異なる図における同じ参照番号の使用は、類似又は同一の項目を示す。
この説明では、図に図示されるデバイス及びシステムは、多数の構成要素を有するものとして示されている。本明細書に記載されるようなデバイス及び／又はシステムの様々な実装形態は、より少ない構成要素を含んでもよく、本開示の範囲内にとどまり得る。あるいは、デバイス及び／又はシステムの他の実装形態は、追加の構成要素、又は記載された構成要素の様々な組み合わせを含んでもよく、本開示の範囲内にとどまる。
（Ａ）は一実施形態による、ダイの上面の欠陥を示すプロファイル図である。（Ｂ）は欠陥のある接合ダイの断面を示すプロファイル図である。（Ｃ）は欠陥のない接合ダイの断面を示すプロファイル図である。 一実施形態による、積層ダイを処理する例示的なプロセスを示すグラフィカルフロー図である。 別の実施形態による、積層ダイを処理する例示的なプロセスを示すグラフィカルフロー図である。 更なる実施形態による、積層ダイを処理する例示的なプロセスを示すグラフィカルフロー図である。 （Ａ）は一実施形態による、陥凹酸化物領域を備えたダイのプロファイル図である。（Ｂ）は陥凹酸化物領域を備えたダイのプロファイル図の拡大図である。（Ｃ）は陥凹酸化物領域を有する接合ダイ配置の例である。 一実施形態による、積層ダイを処理するための例示的なプロセスを示すフロー図である。
接合の準備において個片化されたダイを処理するために、様々な実施形態及び技術を使用することができる。実施形態は、ダイ上に見出される欠陥の蓄積を再測定するための技術を含み、ダイの縁部において粒子を除去、溶解、又はエッチングして、平滑な接合表面を提供することを含む。ダイは、半導体又は非半導体材料で構成されていてもよい。半導体材料は、例えば、直接バンドギャップ又は間接バンドギャップ半導体、及びそれらの組み合わせを含んでもよい。非半導体材料は、例えば、ガラス、セラミック、ガラスセラミック、炭化ケイ素、シリコンオキシカーバイド、シリコンナイトライド又はシリコンオキシナイトライド、ダイヤモンド、シリコン酸化物など、又はそれらの組み合わせなどの誘電体材料を含んでもよい。
超小型電子システムは、少なくとも、ベース半導体層及び誘電体層を含む第１の超小型電子構成要素を含み得、誘電体層は、実質的に平坦な表面を有する。加えて、第２の超小型電子構成要素は、第１の超小型電子構成要素の誘電体層に接着剤を用いずに直接接合されてもよく、誘電体層が、誘電体層の面積が第１及び／又は第２の超小型電子構成要素の占有面積よりも小さいように、誘電体層の周辺部にアンダーカットを有する。あるいは、第２の超小型電子構成要素は、少なくとも第２のベース半導体層及び第２の誘電体層を含んでもよく、第２の誘電体層は、実質的に平坦な表面を有する。加えて、第２の誘電体層は、第１の誘電体層に接着剤を用いずに直接接合され得、第１及び第２の実質的に平坦な表面において、第１のベース半導体層及び第２のベース半導体層が、それぞれ、第１のベース半導体層の占有面積及び第２のベース半導体層の占有面積が第１及び／又は第２の誘電体層の面積よりも小さいように、第１及び第２のベース半導体層の周辺部にアンダーカットを有する。
第１の実施形態では、第１の超小型電子構成要素及び／又は第２の超小型電子構成要素のベース半導体層の周辺部におけるアンダーカットは、第１の超小型電子構成要素及び／又は第２の超小型電子構成要素の誘電体層の周辺部におけるアンダーカットに対応してもよい。
第２の実施形態では、第２の超小型電子構成要素は、少なくとも、ベース半導体層及び実質的に平坦な表面を有する誘電体層を含んでもよく、第１の超小型電子構成要素の誘電体層が、第２の超小型電子構成要素の誘電体層に直接接合され、第２の超小型電子構成要素の誘電体層が、第２の超小型電子構成要素の誘電体層の面積が第１及び／又は第２の超小型電子構成要素の占有面積よりも小さいように、第２の超小型電子構成要素の誘電体層の周辺部にアンダーカットを有する。
超小型電子システムを形成するための方法は、ウェハ構成要素から複数の半導体ダイ構成要素を個片化することを含み得、半導体ダイ構成要素は各々、実質的に平坦な表面を有する。材料の粒子及び破片は、複数の半導体ダイ構成要素の縁部から除去され得る。加えて、複数の半導体ダイ構成要素のうちの１つ以上は、実質的に平坦な表面を介して、準備された接合表面に接合され得る。
第３の実施形態では、材料の粒子及び破片は、複数の半導体ダイ構成要素の縁部をエッチングすることによって除去され得る。複数の半導体ダイ構成要素がダイシングキャリア（例えばダイシングシート、ダイシングテープなど）上にある間に、複数の半導体ダイ構成要素の縁部がエッチングされてもよい。加えて、複数の半導体ダイ構成要素の縁部は、化学エッチング液を使用してエッチングされてもよい。一実施態様では、化学エッチング液は、ベンゾトリアゾール（Benzotriazole、ＢＴＡ）と共にフッ化水素酸及び硝酸を含み、又はエッチング液中のＣｕ溶出を阻害する他の化学物質を含むことができる。更に、複数の半導体ダイ構成要素の縁部は、プラズマエッチングを使用してエッチングされてもよい。また、複数の半導体ダイ構成要素の各々の縁部のうちの１つ以上において空間が創られるように、複数の半導体ダイ構成要素の縁部をエッチングして複数の半導体ダイ構成要素の厚さを低減することができる。半導体ダイ構成要素は、実質的に平坦な表面として酸化物層を含み、エッチングすることは、複数の半導体ダイ構成要素の縁部において酸化物層の少なくとも一部分を除去することを含んでもよい。それでもなお、複数の半導体ダイ構成要素の実質的に平坦な表面がエッチングされてもよい。実質的に平坦な表面は、事前選択された深さ又は事前選択された持続時間にエッチングされてもよい。
第４の実施形態では、エッチング前に、複数の半導体ダイ構成要素の実質的に平坦な表面に保護コーティングを塗布して、実質的に平坦な表面をエッチング液から保護することができる。
第５の実施形態では、個片化の後に複数の半導体ダイ構成要素を加熱して、複数の半導体ダイ構成要素の周辺部から保護コーティングを後退させてもよい。更に、複数の半導体ダイ構成要素の周辺部は、事前選択された深さまでエッチングされてもよい。また、複数の半導体ダイ構成要素は、ベース半導体層上に誘電体層を含んでもよい。また、複数の半導体ダイ構成要素の周辺部をエッチングして誘電体層を除去し、複数の半導体ダイ構成要素の周辺部にベース半導体層を露出させることができる。
第６の実施形態では、複数の半導体ダイ構成要素のうちの１つ以上は、接着剤を用いない直接接合技術又は金属間拡散接合のいずれかによって接合されてもよい。
第７の実施形態では、材料の粒子及び破片は、複数の半導体ダイ構成要素の側壁から除去されてもよく、粒子及び破片は、複数の半導体ダイ構成要素の側壁をエッチングすることによって側壁から除去される。
一実施形態では、個片化工程の後、材料の粒子及び破片は、１つ以上のアルカリ性流体中の超音波又はメガソニック放射によってダイの側壁から除去されてもよい。粒子の除去に続いて、ダイの側壁を更にエッチングして、側壁の部分及びダイの平坦な誘電体層の部分を除去することができる。
開示されたプロセスのいくつかは、グラフィックフロー図及び／又はテキストフロー図を含むブロックフロー図を使用して例示され得る。開示されたプロセスが記載される順序は、限定として解釈されることを意図するものではなく、任意の数の記載されたプロセスブロックを、プロセス、又は代替プロセスを実施するための任意の順序で組み合わせることができる。更に、個々のブロックは、本明細書に記載される主題の趣旨及び範囲から逸脱することなく、プロセスから削除されてもよい。更に、開示されるプロセスは、本明細書に記載される主題の範囲から逸脱することなく、任意のハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせと共に、任意の好適な製造又は処理装置又はシステムに実装することができる。
実装形態は、複数の実施例を使用して以下でより詳細に説明される。様々な実装形態及び実施例が本明細書で以下に記載されているが、個々の実装形態及び実施例の特徴及び要素を組み合わせることによって、更なる実装形態及び実施例が可能であり得る。
概要
接合の準備において個片化されたダイを処理するために、様々な実施形態及び技術を使用することができる。本実施形態は、ダイの個片化中に発生する粒子を含む、ダイ上に見出される粒子の蓄積を再測定するための技術を含み、ダイの縁部において破片を除去、溶解、又はエッチングして、平滑な接合表面を提供することを含む。
図１（Ａ）は、一実施形態による、ダイの上面上の欠陥を示すプロファイル図である。示されるように、第１のダイ１０２は、いかなる欠陥も伴わずに示されている。対照的に、欠陥１０６を有する第２のダイ１０４が示されている。当然のことながら、欠陥１０６は、第１のダイ１０２及び／又は第２のダイ１０４の任意の表面、側壁、及び／又は縁部上に生じ得ることを理解されたい。
第１のダイ１０２及び／又は第２のダイ１０４は、ＧａＡｓ、ダイヤモンドコーティング基板、炭化ケイ素、酸化ケイ素、窒化ケイ素、シリコンウェハ、ニオブ酸リチウム、リチウムタンタル、フラットパネル、ガラス、セラミックス、回路基板、パッケージ、インターポーザ、埋め込まれた金属層を有する又は有しない構造体、導電相互接続１０８、デバイス（複数可）などから個片化及び／又は除去することができる。一実施形態では、欠陥１０６は、粒子及び／又は破片を含んでもよく、第１のダイ１０２及び／又は第２のダイ１０４をダイ切断、ダイシング、及び／又は個片化することによって生じ得る。例えば、第１のダイ１０２及び／又は第２のダイ１０４の機械的切断（すなわち、ソーイング）は、特に縁部及び／又は側壁における粒子１０６などの欠陥を引き起こし得る。加えて、第１のダイ１０２及び／又は第２のダイ１０４が切断されると（レーザを使用しても）、第１のダイ１０２及び／又は第２のダイ１０４は、クラックを生じ得る、及び／又は粒子１０６（酸化ケイ素粒子など）を生成し得る。更に、粒子１０６の第１のダイ１０２及び／又は第２のダイ１０４の破片を研磨した後、第１のダイ１０２及び／又は第２のダイ１０４の縁部及び／又は側壁上に依然として存在し得る。
図１（Ｂ）は、粒子１０６などの欠陥を有する接合されたダイの断面を示すプロファイル図である。示されるように、第２のダイ１０４の接合表面の一部分に欠陥１０６が存在する場合、第１のダイ１０２は第２のダイ１０４に完全に接合することができない。これは、第１のダイ１０２と第２のダイ１０４との間に見出される間隙１１０（又は空隙）によって示される。この間隙１１０は、接合の完全性が損なわれる場合、又は間隙１１０がダイ１０２及び１０４の接合表面に存在する場合、嵌合する電気相互接続１０８の導電率に悪影響を及ぼすほど十分に大きい場合、許容不可能であり得る。上述のように、欠陥１０６は、第２のダイ１０４の接合表面上に見出され得るが、追加又は他の欠陥（粒子など）は、第１のダイ１０２及び／又は第２のダイ１０４の別の表面及び／又は側壁に沿って見出され得る。
図１（Ｃ）は、欠陥なく、緊密に接合されたダイの断面を示すプロファイル図である。図示のように、第１のダイ１０２は、第２のダイ１０４に完全かつ純然に接合されている。ダイ１０２及び１０４の表面における任意の導電相互接続１０８も同様に接合され、相互接続１０８間の信頼性の高い導電性を有する。図１（Ｃ）は、接合のために各々が適切に準備された後の第１のダイ１０２及び第２のダイ１０４を示す。例えば、第１のダイ１０２及び／又は第２のダイ１０４の縁部及び側壁は、シリコンの粒子及び破片を除去するために、洗浄及びエッチングされてもよい。第１のダイ１０２及び／又は第２のダイ１０４の縁部は、ドライ（プラズマ）エッチング及び／又はウェット（化学）エッチングでエッチングされてもよく、一方で、第１のダイ１０２及び／又は第２のダイ１０４は、個片化後も依然としてキャリア（例えば、ダイシングシート又はテープ、グリップリングなど）上にある。第１のダイ１０２及び／又は第２のダイ１０４の接合表面に保護コーティングを適用して、個片化及びエッチング中に表面を保護することができる。一例では、第１のダイ１０２及び／又は第２のダイ１０４の表面及び側壁はエッチングされてもよく、一方、別の例では、エッチングは、第１のダイ１０２及び／又は第２のダイ１０４の側壁に限定されてもよい。相互接続１０８は、単純化して示され、縮尺どおりに示されていないことに留意されたい。例えば、相互接続１０８は、相互接続１０８を一緒に形成する１つ以上の層を含んでもよい。更に、相互接続１０８は、ダイ１０２及び１０４のいずれか若しくは両方を通って部分的若しくは純然に延在してもよく、又はダイ１０２及び１０４内のトレース相互接続デバイスのパターンとしてダイ１０２及び１０４の表面（複数可）にのみ、若しくはそれに沿って提供されてもよい。
実施形態例
図２は、一実施形態による、積層ダイを処理する例示的プロセス２００を示す。（Ａ）において、基板２０２（例えばシリコンウェハであってもよい）は、酸化物などの絶縁体若しくは誘電体層、又は複合接合層、例えば絶縁材料（酸化物など）と導電相互接続層との組み合わせを含み得る接合層２０４を含んでもよい。この接合層２０４は、基板２０２の片面又は両面に形成されてもよい。層（複数可）２０４は、第１の保護層２０６及び／又は第２の保護層２０８によって保護されてもよい。あるいは、基板２０２は、露出していてもよく、及び／又は任意の数の保護層を有してもよい。
（Ｂ）において、基板２０２は、キャリア２１２上で複数の個片化されたダイ２１０に個片化されてもよい。一実施形態では、キャリア２１２は、処理シート、ダイシングシート又はテープ、グリップリングなどを含んでもよい。加えて、基板２０２は、ソーダイシング、ウェットエッチング、又はドライエッチング若しくはレーザ方法、又はこれらの組み合わせを使用して個片化されてもよい。一実施形態では、個片化されたダイ２１０は、実質的に平坦な表面を有してもよい。
（Ｃ）において、個片化されたダイ２１０は、紫外線（ultra-violet light、ＵＶ）に曝露されてもよい（例えば、基板２０２のキャリア２１２として使用されるテープ上の接着剤層を硬化させて、テープなどに接触するダイ２１０表面間の接着を低減してもよい）。加えて、一実施形態では、個片化されたダイ２１０がキャリア２１２上にある間に、個片化されたダイ２１０を洗浄し、更に処理する準備として、キャリア２１２上に伸張させることができる。更なる処理は、例えば、個片化されたダイ２１０の厚さを低減することを含んでもよい。
（Ｄ）において、個片化されたダイ２１０を洗浄することができ、個片化されたダイ２１０の側壁をエッチングすることができる。例えば、洗浄は、保護層２０６及び／又は保護層２０８を含む１つ以上の保護層を除去してもよい。一実施形態では、エッチングは、酸化ケイ素、窒化ケイ素、及び／又はシリコンを溶解して、粒子及び／又は破片を除去することができる。酸を含む化学エッチング液２１１を使用して、接合層２０４を含むダイ２１０の表面の周辺部をエッチングすることができ、また、個片化されたダイ２１０の側壁をエッチングするために使用されてもよい。個片化されたダイ２１０の表面及び／又は側壁がエッチングされる（例えば、シリコンダイ２１０に関して）例では、エッチング液２１１は、フッ化水素酸と好適な酸化剤、例えば硝酸との化学混合物を含んでもよい。一部の用途では、ウェットエッチング液は、酸化剤と組み合わせた緩衝フッ化水素酸と好適な有機酸との混合物から構成されてもよい。他の用途では、エッチング溶液に好適な金属錯化剤を追加して、エッチング液からダイ２１０接合表面上の金属を保護することができる。一実施例では、金属錯化剤又は不動態化剤は、トリアゾール部分、例えばベンゾトリアゾール（ＢＴＡ）などを有する分子から構成されてもよい。一実施形態では、ＢＴＡは、エッチング溶液による腐食又は溶解から、個片化されたダイ２１０の表面上の銅を保護することができる。
ダイ２１０の表面（及び側壁）をエッチングし、保護層２０６及び／又は２０８から剥離した後、錯化剤はダイ２１０の接合表面から除去される。ウェットエッチングの代替として、ダイ２１０の側壁はまた、シリコンエッチングに使用されるプロセスと同様のプラズマプロセスを使用することを含めて、ドライエッチング法を使用して洗浄されてもよい。ドライ側壁エッチング工程の後、保護層２０６は、ダイ２１０の側壁の接合表面から剥離され得る。保護層２０６を洗浄することはまた、ドライエッチングに起因する任意の有機材料残渣を洗浄することを含んでもよい。一実施形態では、加工されたダイ２１０の側壁上の有機残渣は、そのまま残されてもよい。強力に接着した側壁有機残渣は、ダイ２１０から脱落する後続粒子を最小限に抑えることができる。
加えて、個片化されたダイ２１０の洗浄及び／又は更なる処理は、スピン固定具２１４（又は同様のもの）上で生じ得る。化学エッチング液２１１は、ダイシングされたウェハ表面上に噴霧され、ダイ２１０の上面上に薄層を形成し、ダイ２１０間の間隙を埋める。一実施形態では、個片化されたダイ２１０の側壁をエッチングすることにより、ダイ２１０の側壁上の欠陥を除去することができる。
任意選択的に、一実施形態において、ダイ２１０の側壁は、側壁及び側壁上に存在し得る任意の粒子及び／又は破片にコーティングするように選択的にコーティングされてもよい。例えば、選択的コーティング２１８は、スピンコーティングプロセス、エレクトロコーティングプロセスなどを使用して、側壁に適用されてもよい。粒子及び／又は破片は、コーティング２１８で側壁にコーティングされて、粒子及び／又は破片を側壁に付着させ、粒子及び／又は破片が、ダイ２１０の接合表面を含むダイ２１０の他の領域を汚染することを防止する。様々な実施形態では、コーティング層２１８は、側壁のシリコンに付着し、一般にいずれの他の表面にも付着しないガラス、ホウ素ドープガラス、リンドープガラスなどの材料を含む。
様々な実施形態において、コーティング層２１８は、粒子及び破片をダイ２１０の側壁に捕捉し、それらが側壁から脱落するのを防ぐ、約５０ｎｍ以下の層を含む。コーティング層２１８は、所定の温度（例えば、約８０℃など）で所定の持続時間にわたって、安定化のためにダイ２１０に熱硬化されてもよい。コーティング層２１８は、上述のようにダイ２１０を洗浄した後に追加することができるが、様々な実施形態では、コーティング層２１８は、プロセス２００の他の工程で側壁に堆積されてもよい。
（Ｅ）において、個片化されたダイ２１０は、プラズマプロセス（例えば、アッシングなど）を受けて、保護層２０６の任意の残渣を除去することができる。（Ｆ）において、個片化されたダイ２１０を洗浄して、工程（Ｅ）から得られる残留物の任意の残渣又は粒子を除去することができる。（Ｇ）において、個片化されたダイ２１０（酸化物層２０４の一方又は両方を含む）は、プラズマ活性化（表面活性化）されて、直接接合のために個片化されたダイ２１０を準備することができる。（Ｈ）において、プラズマ活性化個片化されたダイ２１０を洗浄することができる。（Ｉ）において、個片化されたダイ２１０のうちの１つ以上は、第２の基板２１６の準備された表面に接合されてもよい。具体的には、個片化されたダイ２１０の接合層２０４（例えば、導電層を有する又は有しない酸化物又は誘電体層）は、第２の基板２１６の準備された表面に直接接合されてもよい。一実施形態では、（接合層２０４を介して）個片化されたダイ２１０は、ＺＩＢＯＮＤ（登録商標）直接接合、又はＤＢＩ（登録商標）ハイブリッド接合、技術などを使用して、第２の基板２１６に接合されてもよく、個片化されたダイ２１０は、接着剤を使用することなく、第２の基板２１６の表面の部分に直接接合される（及び、場合によっては、電気的に接続される）。
様々な実装形態では、基板２１６は、シリコンウェハ、ＧａＡｓダイヤモンドコーティング基板、炭化ケイ素、酸化ケイ素、窒化ケイ素、ニオブ酸リチウム、タンタルタンタル酸リチウム、フラットパネル、ガラス、セラミック、回路基板、パッケージ、インターポーザ、埋め込みデバイスを有する又は有しない構造などの別の準備された表面を含んでもよい。一実施形態では、準備された基板２１６は、以下で更に論じるように、別のダイ２１０又は別の接合ダイ３０４の表面を含む。
図３は、一実施形態による、積層ダイを処理する例示的プロセス３００を示す。上述したように、プロセス３００の工程（Ａ）〜（Ｄ）は、プロセス２００の工程（Ａ）〜（Ｄ）と一致する方法で機能する。これは、ダイ２１０の表面及び周辺部（同じ又は別個のプロセス工程で）をエッチングして、ダイ２１０の表面及び周辺部からシリコン又は酸化物の粒子及び破片を除去することを含む。
上述のように、任意選択的に、一実施形態において、ダイ２１０の側壁は、側壁及び側壁上に存在し得る任意の粒子及び／又は破片にコーティングするように選択的にコーティングされてもよい。例えば、選択的コーティング２１８は、スピンコーティングプロセス、エレクトロコーティングプロセスなどを使用して、側壁に適用されてもよい。粒子及び／又は破片は、コーティング２１８で側壁にコーティングされて、粒子及び／又は破片を側壁に付着させ、粒子及び／又は破片が、ダイ２１０の接合表面を含むダイ２１０の他の領域を汚染することを防止する。様々な実施形態では、コーティング層２１８は、側壁のシリコンに付着し、一般にいずれの他の表面にも付着しないガラス、ホウ素ドープガラス、リンドープガラスなどの材料を含む。
様々な実施形態において、コーティング層２１８は、粒子及び破片をダイ２１０の側壁に捕捉し、それらが側壁から脱落するのを防ぐ、約５０ｎｍ以下の層を含む。コーティング層２１８は、所定の温度（例えば、約８０℃など）で所定の持続時間にわたって、安定化のためにダイ２１０に熱硬化されてもよい。コーティング層２１８は、上述のようにダイ２１０を洗浄した後に追加することができるが、様々な実施形態では、コーティング層２１８は、プロセス３００の他の工程で側壁に堆積されてもよい。
プロセス３００を（Ｅ）で引き続き参照すると、個片化されたダイ２１０は、スピン固定具２１４（又は同様のもの）に移送され、スピンプレート２１４などの単一のキャリア上で処理／洗浄されてもよい（いくつかの実施形態では個片化を含む）。あるいは、個片化されたダイ２１０は、各ステーションにおける１つ以上のプロセスのために、異なるキャリア（スピンプレート３０２など）間で移送することができる。（Ｆ）において、個片化されたダイ２１０は、プラズマ処理を受けて、スピンプレート３０２上にある間に（プロセス２００の工程（Ｅ）と同様の方法で）保護層２０６の任意の残渣を除去することができる。
（Ｇ）において、個片化されたダイ２１０を洗浄して、（Ｆ）でのプラズマプロセスから得られる残渣を除去することができる。（Ｈ）において、個片化されたダイ２１０は、プラズマ活性化（表面活性化）されて、直接接合のために個片化されたダイ２１０（接合層（複数可）２０４を含む）を準備することができる。（Ｉ）において、プラズマ活性化個片化されたダイ２１０を洗浄することができる。
（Ｊ）において、個片化されたダイ２１０のうちの１つ以上は、第２の基板２１６の準備された表面に接合されてもよい。具体的には、接合層２０４（例えば、導電層を有する又は有しない酸化物又は誘電体層）は、第２の基板２１６の準備された表面に接合されてもよい。一実施形態では、（酸化物層２０４を介して）個片化されたダイ２１０は、ＺＩＢＯＮＤ（登録商標）直接接合、又はＤＢＩ（登録商標）ハイブリッド接合、技術などを使用して、（例えば、接着剤又は介在層を有さずに）第２の基板２１６に直接接合されてもよい。
（Ｋ）において、個片化されたダイ２１０と同様に準備された１つ以上の追加の個片化されたダイ３０４（例えば、ダイ３０４もまた基板２０２から個片化されてもよい）は、１つ以上のダイ積層体を形成する個片化されたダイ２１０のうちの１つ以上の露出した第２の表面に接合されてもよい。具体的には、個片化されたダイ３０４の接合層３０６（例えば、導電層を有する又は有しない酸化物又は誘電体層）は、接合のために準備された個片化されたダイ２１０の第２の表面に直接接合されてもよい。接合の準備は、所望に応じて、１つ以上の洗浄工程、表面平坦化工程、及びプラズマ処理プロセス工程を含むことができる。加えて、ダイ２１０の第２の表面（周辺部を含む）もまた、望ましくない粒子及び破片などを除去するためにエッチングされてもよい。
更なる個片化されたダイ３０４は、所望の量のダイ層を有するダイ積層体を形成するように、同様の方法で追加されてもよい。いくつかの実施形態では、個片化されたダイ２１０及び第２の基板２１６は、接合後に熱処理されてもよく、個片化されたダイ３０４の各層が追加された後に追加の熱処理を施してもよい。あるいは、個片化されたダイ２１０、個片化されたダイ３０４及び第２の基板２１６は、積層ダイ（２１０、３０４）のいくつか又は全ての層が所定の位置にあり、接合されると熱処理される。
図４は、一実施形態による、積層ダイを処理する別の例示的プロセス４００を示す。（Ａ）において、レジスト層４０２は、接合層２０４（例えば、導電層又は構造体を有する又は有しない絶縁層又は誘電体層）及び基板領域２０２（例えば、シリコン）を含む、個片化されたダイ２１０上にコーティングされる。一実装形態では、レジスト層４０２は、例えば個片化されたダイ２１０の残りの表面を保護しながら、個片化されたダイ２１０の周辺部を露出させるようにパターン化されてもよい。様々な実施形態において、個片化されたダイ２１０は、ダイシング及び／又はスクライブを使用して個片化されてもよい。
（Ｂ）において、個片化されたダイ２１０の露出した縁部及び側壁は、洗浄及びエッチングされて、個片化されたダイ２１０の周辺部にアンダーカット又は陥凹部が生じてもよい。例えば、個片化されたダイ２１０の粗面化縁部は、エッチングによって平滑化されてもよい。加えて、個片化されたダイ２１０の周辺部は、陥凹させ、周辺部において個片化されたダイ２１０の全体的な厚さを減少させて、個片化されたダイ２１０の縁部に空間を創ることができる。例えば、基板２０２（例えばシリコン）上の接合層２０４（例えば、誘電体、酸化物など）を有する個片化されたダイ２１０は、個片化されたダイ２１０の周辺部で接合層２０４の酸化物の一部を除去するために、場合によっては、基板２０２のシリコンの一部も同様にエッチングされてもよい。エッチングにより、接合層２０４の誘電酸化物は、個片化されたダイ２１０の縁部から陥凹部に戻ることにより、以下の基板２０２のシリコンを陥凹部に露出させる。一実施形態では、陥凹部によって形成された空間は、直接接合中に接合表面に対するいくらかの耐性を可能にし、直接接合技術の信頼性を改善し、接合から応力を除去することができる。
一実施形態では、個片化されたダイ２１０は、酸化物層２０４上に配設されたレジスト層４０２が、個片化されたダイ２１０の縁部から流れ、引き戻されるように、高温（例えば、１２０℃）で処理されてもよい。個片化されたダイ２１０の縁部がエッチングされると、酸化物層２０４の露出部分を除去することができる。加えて、エッチングに使用される持続時間及び配合に応じて、基板２０２のシリコンの一部を更に除去することができる。例えば、持続時間が長くなるほど、より多くの基板２０２の量が除去され得る。場合によっては、誘電酸化物層２０４は、個片化されたダイ２１０のエッチングの結果として傾斜プロファイルを有してもよい。この傾斜プロファイルは、エッチングが基板２０２の深さに対して実行される場合、基板２０２（例えばシリコン）内に延在してもよい。
いくつかの実施形態では、誘電体層２０４をエッチバックするプロセスは、必要に応じて、ドライエッチング、ウェットエッチング又はその両方と組み合わせて、リソグラフィ方法を使用して実行することができる。例えば、ダイ２１０の表面はパターン化されてもよく、誘電体層２０４の望ましくない部分は、ドライエッチングによって除去され、任意の望ましくない露出した導電性特徴部が、例えばウェットエッチングによって除去されてもよい。他の用途では、１つの動作において望ましくない誘電体部分及び導電部分を除去することが好ましい場合がある。一実施例では、例えば、導電性特徴部を酸化し得る過酸化水素又は硝酸（又は同様のもの）を含有する、ハロゲン化物イオン、例えば緩衝フッ化水素酸及び配合物を含有するウェットエッチング液を、ダイ２１０の表面に適用して、望ましくない誘電体及び導電性特徴部を除去することができる。望ましくない誘電体及び導電性特徴部を除去した後、個片化動作のために保護層を適用することができる。
（Ｃ）において、レジスト層４０２は、個片化されたダイ２１０の表面から除去されてもよい。加えて、（Ｄ）において、個片化されたダイ２１０を洗浄することができる。
（Ｅ）及び（Ｆ）において、個片化されたダイ２１０は、上述のように接合するために準備された第２の基板４０４（別のダイ２１０又は３０４の第２の基板２１６など）に接合されてもよい。一実施形態では、個片化されたダイ２１０は、ＺＩＢＯＮＤ（登録商標）又はハイブリッドＤＢＩ（登録商標）技術などを使用して、（例えば、接着剤又は介在層を有さずに）基板４０４の準備された表面に接合することができる。図４の（Ｅ）及び（Ｆ）の図では、ダイ２１０のみが酸化物層２０４と共に示されている。しかしながら、いくつかの実施形態では、接合される両方の構成要素（例えば、ダイ２１０、ダイ３０４又は基板２１６）は、接合表面に酸化物領域（例えば、酸化物層２０４など）を含んでもよい。換言すれば、構成要素は、それぞれの酸化物領域で接合される。いくつかの用途では、ダイ２１０の誘電体又は酸化物層２０４、及び基板２０２の準備された表面は、導電性特徴部（図示せず）を含み得る。ダイ２１０及び基板２０２の準備された表面の誘電体部分は、最初に低温で接合することができる。任意の導電性特徴部は、１５０〜３５０℃の高温で連結することができる。他の用途では、誘電体部分及び導電性特徴部の接合は、同じ温度で形成される。
工程（Ｄ）のエッチングの結果として、（Ｅ）に示す実装形態では、個片化されたダイ２１０の酸化物層２０４の縁部はアンダーカット４０８を含んでもよい。実装形態において、個片化されたダイ２１０は、酸化物層２０４の面積が基板２０２及び／又は基板４０４の占有面積よりも小さいように、個片化されたダイ２１０の周辺部にアンダーカット４０８を含んでもよい。加えて、又は代替的に、（Ｆ）に示す実装形態では、工程（Ｄ）のエッチングの結果として、基板２０２及び基板４０４の縁部はアンダーカット４１０を含んでもよい。この実装形態では、個片化されたダイ２１０は、酸化物層２０４の面積が基板２０２及び／又は基板４０４の占有面積よりも大きいように、個片化されたダイ２１０の周辺部にアンダーカット４１０を含んでもよい。実装形態では、基板２０２及び基板４０４は、それぞれ、第１及び第２の接合された超小型電子構成要素に対応してもよい。
様々な実施形態によれば、本明細書に記載の縁部又は側壁エッチング技術は、個片化されたダイ２１０の大量製造のための直接接合プロセスの複雑性及びコストの低減を提供することができる。加えて、個片化されたダイ２１０の周辺部及び／又は縁部からダイシング粒子及び破片を除去することにより、ウェハ・ウェハ間、ダイ・ウェハ間、ダイ・ダイ間、及びダイ・システム間のパッケージングにおけるプロセスに関連する欠陥を低減することができる。更に、積層された個片化されたダイ２１０の縁部を丸めることによって、三次元配置で積層されたパッケージ化された個片化されたダイ２１０において応力が低減されてもよい。本明細書に記載される技術はまた、ＺｉＢｏｎｄ（登録商標）及び直接接合相互接続（ＤＢＩ（登録商標））製造デバイスのための、より少ないダイ加工工程、より高い製造スループット、及び改善されたプロフィットマージンをもたらし得る。開示された技術の他の利点も、当業者には明らかであろう。
図５（Ａ）は、一実施形態による、陥凹した接合層２０４（例えば、導電層を有する又は有しない絶縁層又は誘電体層）を有する例示的なダイ２１０の一部分のプロファイル図である。加えて、図５（Ｂ）は、陥凹接合層２０４（例えば、酸化物領域）を有するダイ２１０のプロファイル図の拡大図である。図示のように、ダイ２１０は、基板２０２から陥凹して戻る接合層２０４を含んでもよい。図５（Ｂ）のプロファイル図は、例えば、図４の工程（Ｄ）に示すプロファイル図に対応してもよい。加えて、図５（Ｂ）は、接合層２０４の片側に陥凹部を含むが、図４の工程（Ｄ）及び図５（Ｃ）に示すように、陥凹部はまた、接合層２０４の両側（又は他の）側に位置してもよい。
具体的には、酸化物層２０４の傾斜プロファイル５０２は、エッチング（例えば、図４の工程（Ｄ）を参照して説明されるように）基板２０２内に延在してもよい。加えて、傾斜プロファイル５０２は、例えば、基板２０２の周囲に隙間を提供することができ、基板２０２の周囲に粒子が存在する場合でも、例えば、個片化されたダイ２１０と第２の基板２１６（又は同様のもの）の準備された表面との間に緊密かつ密接な接合が達成され得る。
例えば、これは図５（Ｃ）に示されており、例示的なダイ２１０は、例示的なダイ積層体又は例示的な超小型電子アセンブリ５００（又は同様のもの）を形成する別のダイ２１０’に接合されて示されている。図５（Ｃ）の図に示されるように、酸化物などの絶縁材料又は誘電材料を含み、１つ以上の導電層又は構造５０４も含む接合層２０４は、酸化物などの絶縁又は誘電材料を含む接合層２０４’に直接接合され、また、１つ以上の導電層又は構造５０４’を含んでもよい。導電性特徴部５０４及び５０４’は、それぞれの接合層２０４及び２０４’内にのみ延在してもよく、又はダイ２０１及び２１０’を通って部分的若しくは全体的に延在してもよい。接合層２０４の陥凹部及び接合層２０４’の陥凹部（存在する場合）は、ダイ２１０がダイ２１０’に接合されるアセンブリ５００の周辺部に間隙５０６を形成してもよい。様々な実施形態では、間隙５０６は、間隙５０６内に残っている任意の粒子５０８が、導電性構造体５０４と５０４’との間に緊密かつ導電性の信頼性のある接合を含む接合表面２０４と２０４’との間の緊密かつ密接な接合の形成を妨げないようなサイズであり得る。様々な実施形態において、間隙５０６は、所望に応じて、例えば、封止材、誘電材料、アンダーフィル材料などで充填されてもよい。他の実施形態では、間隙５０６は、充填されていないままであってもよく、又は所望に応じて他の不活性若しくは活性物質で充填されてもよい。図に示されるような同様のプロファイル５（Ａ）及び５（Ｂ）は、ダイ２１０及び２１０’の裏面上に形成されてもよく、２つ以上のダイが一緒に積層されてもよい。
図６は、一実施形態による、積層ダイを処理するための例示的なプロセスを示すフローチャート６００である。６０２において、プロセスは、ウェハ構成要素（例えば、基板２０２など）から複数の半導体ダイ構成要素（例えば、個片化されたダイ２１０又は個片化されたダイ３０４など）を個片化することを含む。一実施形態では、半導体ダイ構成要素の各々は、実質的に平坦な表面を有する。別の実施形態では、このプロセスは、（個片化の前又は後のいずれかで）半導体ダイ構成要素の実質的に平坦な表面上に保護コーティング（例えば、保護コーティング２０６など）を堆積させることを含む。
一実施形態では、このプロセスは、個片化の後に複数の半導体ダイ構成要素を加熱して、複数の半導体ダイ構成要素の周辺部から保護コーティング（保護コーティング２０６など）を後退させることを含む。加えて、複数の半導体ダイ構成要素の周辺部及び／又は複数の半導体ダイ構成要素の実質的に平坦な表面は、事前選択された深さまでエッチングされてもよい。
あるいは、複数の半導体ダイ構成要素は、ベース半導体層の上に誘電体層を含んでもよい。加えて、誘電体層は、実質的に平坦な表面を有してもよく、上記のように、誘電体層は、１つ以上の導電性特徴部を含み得る。一実施形態では、このプロセスは、誘電体層の少なくとも一部分が除去され、複数の半導体ダイ構成要素の周辺部のベース半導体層が露出するように、複数の半導体ダイ構成要素の周辺部をエッチングすることを含む。
６０４において、プロセスは、複数の半導体ダイ構成要素の縁部から材料の粒子及び破片を除去することを含む。あるいは、粒子及び破片は、複数の半導体ダイ構成要素の側壁から除去されてもよい。一実施形態では、複数の半導体ダイ構成要素の縁部及び／又は側壁をエッチングすることによって、粒子及び破片を除去することができる。任意選択的に、縁部及び／又は側壁のエッチングは、複数の半導体ダイ構成要素がダイシングキャリア上にある間に生じる。加えて、エッチングは、プラズマエッチング及び／又はベンゾトリアゾール（ＢＴＡ）と共にフッ化水素酸及び硝酸を含む化学エッチング液使用してもよい。代替的な実装形態では、複数の半導体ダイ構成要素の実質的に平坦な表面に保護コーティング（保護コーティング２０６など）を塗布して、実質的に平坦な表面をエッチング液から保護することができる。
６０６において、このプロセスは、複数の半導体ダイ構成要素のうちの１つ以上を、実質的に平坦な表面を介して、準備された接合表面に接合することを含む。例えば、接合は、例えば、接着剤又は介在層を有さずにＺＩＢＯＮＤ（登録商標）又はＤＢＩ（登録商標）接合技術などを使用した直接接合によって生じ得る。接合は、ダイの接合表面（複数可）及び準備された接合表面において、対向する導電性特徴部を電気的に結合することを含んでもよい。
本明細書に記載される開示されたプロセスは、ブロックフロー図を使用して例示される。開示されたプロセスが記載される順序は、限定として解釈されることを意図するものではなく、任意の数の記載されたプロセスブロックを、プロセス、又は代替プロセスを実施するための任意の順序で組み合わせることができる。加えて、個々のブロックは、本明細書に記載される主題の趣旨及び範囲から逸脱することなく、プロセスから削除されてもよい。更に、開示されるプロセスは、本明細書に記載される主題の範囲から逸脱することなく、任意のハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせと共に、任意の好適な製造又は処理装置又はシステムに実装することができる。
様々な実装形態及び実施例が本明細書で論じられているが、個々の実装形態及び実施例の特徴及び要素を組み合わせることによって、更なる実装形態及び実施例が可能であり得る。
結論
本開示の実装形態は、構造的特徴及び／又は方法論的行為に特有の言語で説明されてきたが、実装形態は、記載されている特定の特徴又は行為に必ずしも限定されないことを理解されたい。むしろ、特定の特徴及び行為は、例示的なデバイス及び技術を実装する代表的な形態として開示されている。
本文書の各請求項は、別個の実施形態を構成し、異なる請求項及び／又は異なる実施形態を組み合わせる実施形態は、本開示の範囲内であり、本開示を再検討すると当業者には明らかとなるであろう。

Claims (31)

  1. 超小型電子システムであって、
    少なくともベース半導体層及び誘電体層から構成される第１の超小型電子構成要素であって、前記誘電体層が、実質的に平坦な表面を有する、第１の超小型電子構成要素と、
    前記第１の超小型電子構成要素の前記誘電体層に接着剤を用いずに直接接合された第２の超小型電子構成要素であって、前記誘電体層が、前記誘電体層の面積が前記第１及び／又は第２の超小型電子構成要素の占有面積よりも小さいように、前記誘電体層の周辺部にアンダーカットを有する、第２の超小型電子構成要素と、を備える、超小型電子システム。
  2. 前記第１の超小型電子構成要素の前記ベース半導体層が、前記第１の超小型電子構成要素の前記誘電体層の前記周辺部における前記アンダーカットに対応する前記ベース半導体層の周辺部にアンダーカットを有する、請求項１に記載の超小型電子システム。
  3. 前記第２の超小型電子構成要素が、少なくとも、ベース半導体層及び実質的に平坦な表面を有する誘電体層から構成され、前記第１の超小型電子構成要素の前記誘電体層が、前記第２の超小型電子構成要素の前記誘電体層に直接接合され、前記第２の超小型電子構成要素の前記誘電体層が、前記第２の超小型電子構成要素の前記誘電体層の面積が前記第１及び／又は第２の超小型電子構成要素の前記占有面積よりも小さいように、前記第２の超小型電子構成要素の前記誘電体層の周辺部にアンダーカットを有する、請求項１に記載の超小型電子システム。
  4. 前記第１の超小型電子構成要素及び／又は前記第２の超小型電子構成要素の前記ベース半導体層の周辺部におけるアンダーカットが、前記第１の超小型電子構成要素及び／又は前記第２の超小型電子構成要素の前記誘電体層の前記周辺部におけるアンダーカットに対応する、請求項３に記載の超小型電子システム。
  5. 超小型電子システムであって、
    少なくとも第１のベース半導体層及び第１の誘電体層から構成される第１の超小型電子構成要素であって、前記第１の誘電体層が、第１の実質的に平坦な表面を有する、第１の超小型電子構成要素と、
    少なくとも第２のベース半導体層及び第２の誘電体層から構成される第２の超小型電子構成要素であって、前記第２の誘電体層が、第２の実質的に平坦な表面を有し、前記第２の誘電体層は、前記第１の誘電体層に接着剤を用いずに直接接合され、前記第１及び第２の実質的に平坦な表面において、前記第１のベース半導体層及び前記第２のベース半導体層が、それぞれ、前記第１のベース半導体層の占有面積及び前記第２のベース半導体層の占有面積が前記第１及び／又は第２の誘電体層の面積よりも小さいように、前記第１及び第２のベース半導体層の周辺部にアンダーカットを有する、第２の超小型電子構成要素と、を備える、超小型電子システム。
  6. 前記アンダーカットが、前記第１の超小型電子構成要素及び／又は前記第２の超小型電子構成要素の前記第１及び／又は第２の誘電体層の前記周辺部におけるアンダーカットに対応する、請求項５に記載の超小型電子システム。
  7. 超小型電子システムを形成するための方法であって、
    ウェハ構成要素から複数の半導体ダイ構成要素を個片化することであって、前記半導体ダイ構成要素が各々、実質的に平坦な表面を有する、個片化することと、
    前記複数の半導体ダイ構成要素の縁部から材料の粒子及び破片を除去することと、
    前記複数の半導体ダイ構成要素のうちの１つ以上を、前記実質的に平坦な表面を介して、準備された接合表面に接合することと、を含む、方法。
  8. 前記複数の半導体ダイ構成要素の前記縁部をエッチングして、前記複数の半導体ダイ構成要素の前記縁部から前記粒子及び破片を除去することを更に含む、請求項７に記載の超小型電子システムを形成するための方法。
  9. 前記複数の半導体ダイ構成要素がダイシングキャリア上にある間に、前記複数の半導体ダイ構成要素の前記縁部をエッチングすることを更に含む、請求項８に記載の超小型電子システムを形成するための方法。
  10. ベンゾトリアゾール（ＢＴＡ）と共にフッ化水素酸及び硝酸を含む化学エッチング液を使用して、前記複数の半導体ダイ構成要素の前記縁部をエッチングすることを更に含む、請求項８に記載の超小型電子システムを形成するための方法。
  11. プラズマエッチングを使用して、前記複数の半導体ダイ構成要素の前記縁部をエッチングすることを更に含む、請求項８に記載の超小型電子システムを形成するための方法。
  12. 前記複数の半導体ダイ構成要素の各々の前記縁部のうちの１つ以上において空間が創られるように、前記複数の半導体ダイ構成要素の前記縁部をエッチングして前記複数の半導体ダイ構成要素の厚さを低減することを更に含む、請求項８に記載の超小型電子システムを形成するための方法。
  13. 前記半導体ダイ構成要素が、前記実質的に平坦な表面として酸化物層を含み、前記エッチングすることが、前記複数の半導体ダイ構成要素の前記縁部において前記酸化物層の少なくとも一部分を除去することを含む、請求項８に記載の超小型電子システムを形成するための方法。
  14. 前記エッチングの前に、前記複数の半導体ダイ構成要素の前記実質的に平坦な表面に保護コーティングを塗布して、前記実質的に平坦な表面をエッチング液から保護することを更に含む、請求項８に記載の超小型電子システムを形成するための方法。
  15. 個片化の後に前記複数の半導体ダイ構成要素を加熱して、前記複数の半導体ダイ構成要素の周辺部から前記保護コーティングを後退させることと、
    前記複数の半導体ダイ構成要素の前記周辺部を事前選択された深さまでエッチングすることと、を更に含む、請求項１４に記載の超小型電子システムを形成するための方法。
  16. 前記複数の半導体ダイ構成要素が、ベース半導体層の上に誘電体層を含み、前記複数の半導体ダイ構成要素の前記周辺部をエッチングすることが、前記誘電体層を除去することと、前記複数の半導体ダイ構成要素の前記周辺部に前記ベース半導体層を露出させることと、を含む、請求項１５に記載の超小型電子システムを形成するための方法。
  17. 前記複数の半導体ダイ構成要素の前記実質的に平坦な表面をエッチングすることを更に含む、請求項７に記載の超小型電子システムを形成するための方法。
  18. 前記実質的に平坦な表面を事前選択された深さまでエッチングすること、又は事前選択された持続時間にわたってエッチングすることを更に含む、請求項１７に記載の超小型電子システムを形成するための方法。
  19. 前記複数の半導体ダイ構成要素のうちの前記１つ以上が、接着剤を用いない直接接合技術又は金属間拡散接合のいずれかを使用して接合される、請求項７に記載の超小型電子システムを形成するための方法。
  20. 前記複数の半導体ダイ構成要素の側壁から材料の粒子及び破片を除去することを更に含み、前記粒子及び破片が、前記複数の半導体ダイ構成要素の前記側壁をエッチングすることによって、前記側壁から除去される、請求項７に記載の超小型電子システムを形成するための方法。
  21. 前記複数の半導体ダイ構成要素の側壁に材料の粒子及び破片をコーティングすることを更に含み、前記粒子及び破片が、前記複数の半導体ダイ構成要素の前記側壁上にコーティング層を堆積させることによって、前記側壁にコーティングされる、請求項７に記載の超小型電子システムを形成するための方法。
  22. 前記複数の半導体ダイ構成要素の前記側壁を、ガラス、ホウ素ドープガラス、又はリンドープガラスでスピンコーティング又はエレクトロコーティングすることを更に含む、請求項２１に記載の超小型電子システムを形成するための方法。
  23. 前記複数の半導体ダイ構成要素の前記側壁に、前記ガラス、前記ホウ素ドープガラス、又は前記リンドープガラスを、熱硬化することを更に含む、請求項２２に記載の超小型電子システムを形成するための方法。
  24. 機器であって、
    少なくとも誘電体層から構成される第１の超小型電子構成要素であって、前記誘電体層が、実質的に平坦な表面を有する、第１の超小型電子構成要素と、
    前記第１の超小型電子構成要素の前記誘電体層に接着剤を用いずに直接接合された第２の超小型電子構成要素であって、前記誘電体層が、前記誘電体層の面積が前記第１及び／又は第２の超小型電子構成要素の占有面積よりも小さいように、前記第１の超小型電子構成要素の周辺部にアンダーカットを有する、第２の超小型電子構成要素と、を備える、機器。
  25. 前記第１の超小型電子構成要素又は前記第２の超小型電子構成要素が、直接バンドギャップ又は間接バンドギャップ半導体を含む、請求項２１に記載の機器。
  26. 機器であって、
    少なくとも平坦な誘電体層から構成される第１の構成要素と、
    前記第１の構成要素の前記誘電体層に接着剤を用いずに直接接合された第２の構成要素であって、前記誘電体層が、前記第１の構成要素の周辺部にアンダーカットを有する、第２の構成要素と、を備える、機器。
  27. 前記第１の構成要素又は前記第２の構成要素が、直接バンドギャップ又は間接バンドギャップ半導体を含む、請求項２６に記載の機器。
  28. 前記第１の構成要素又は前記第２の構成要素が、非半導体材料を含む、請求項２６に記載の機器。
  29. 前記第１の構成要素及び前記第２の構成要素が、超小型電子ダイを含む、請求項２６に記載の機器。
  30. 機器の形成方法であって、
    実質的に平坦な表面を有する超小型電子構成要素を複数のサブ構成要素に個片化することと、
    前記サブ構成要素の縁部から材料の粒子及び破片を除去することと、
    前記サブ構成要素のうちの１つ以上を、実質的に平坦な表面を有する準備された接合表面に接合することと、を含む、方法。
  31. 機器であって、
    少なくとも平坦な誘電体層から構成される第１の構成要素と、
    前記誘電体層の面積が前記第１及び／又は第２の超小型電子構成要素の占有面積よりも小さいように、前記第１の構成要素の前記誘電体層に接着剤を用いずに直接接合された第２の構成要素と、を備える、機器。
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