KR100538158B1 - 웨이퍼 레벨 적층 칩 접착 방법 - Google Patents

웨이퍼 레벨 적층 칩 접착 방법 Download PDF

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Abstract

본 발명은 웨이퍼 레벨 적층 칩 접착 방법에 관한 것으로, 서로 다른 크기의 반도체 칩을 갖는 웨이퍼들을 웨이퍼 대 웨이퍼 상태에서 칩 적층을 한 다음 적층 칩 접착 공정을 진행하기 위해서, 피적층 제 1 칩들을 갖는 제 1 웨이퍼 활성면에 근접하게 적층 제 2 칩들을 갖는 제 2 웨이퍼의 배면을 근접시킨 상태에서, 제 2 웨이퍼를 이동시키면서 카메라를 통하여 제 1 칩 위에 제 2 칩의 위치를 정렬시킨 후 제 2 칩을 제 1 칩의 활성면 방향으로 눌러 적층/접착하여 적층 칩을 형성하고, 형성된 적층 칩을 배선기판에 접착하는 웨이퍼 레벨 적층 칩 접착 방법을 제공한다.

Description

웨이퍼 레벨 적층 칩 접착 방법{Method for attaching stack chip of wafer level}
본 발명은 반도체 칩 접착 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 대 웨이퍼 상태에서 적층된 적층 칩을 배선기판에 접착하는 웨이퍼 레벨 적층 칩 접착 방법에 관한 것이다.
반도체 패키지 제조 공정 중 칩 접착 공정은 웨이퍼에서 반도체 칩을 분리하여 리드 프레임이나 테이프 배선기판과 같은 배선기판에 접착제를 개재하여 접착하는 공정을 말한다. 통상적인 칩 접착 공정은 배선기판에 접착제를 도포한 다음 웨이퍼에서 반도체 칩 하나를 분리하여 접착제가 도포된 영역으로 이송하여 소정의 압력으로 가압하여 반도체 칩을 배선기판에 접착한다.
그런데 최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 박형화 및 경량화를 추구하고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 따라서 종래에는 하나의 기능을 담당하는 반도체 칩이 반도체 패키지에 실장된 싱글 칩 패키지가 주류를 이루었으나, 최근에는 하나의 패키지 내에 두 가지 이상의 다른 기능을 담당하는 멀티 칩 패키지(Multi Chip Package; MCP)가 많이 개발되고 있다.
특히 멀티 칩 패키지 중에서 반도체 칩들을 3차원으로 적층하는 적층 칩 패키지는 배선기판 위에 적어도 두 개 이상의 반도체 칩이 3차원으로 적층된 구조로 갖는다. 이와 같은 3차원으로 반도체 칩을 배선기판에 적층하기 위해서, 일반적으로 개별 반도체 칩들을 3차원으로 적층하는 칩 적층 방법이 사용된다. 즉, 배선기판에 하나의 반도체 칩을 접착하던 공정을 배선기판에 적층되는 반도체 칩의 수만큼 반복적으로 진행해야 하고, 적층되는 반도체 칩의 종류가 다를 경우 각 반도체 칩에 대한 접착 공정을 진행하는 칩 접착 장치로 반도체 칩들이 접착된 배선기판을 이송하면서 칩 접착 공정을 진행한다.
따라서 반복적인 칩 접착 공정의 진행으로 적층 칩 접착 공정의 시간이 길어지고 공정 시간이 길어지는 만큼 공정 불량이 야기될 확률이 높아지며, 칩 접착 장치 사이의 이동에 따른 이송 시간 소요가 공정 품질 및 신뢰성에 영향을 미칠 수 있다. 또한 웨이퍼 두께는 갈수록 얇아지기 때문에, 칩 접착 공정에서의 불량을 줄이기 위해서는 반도체 설비 사이의 이동 횟수와 작업자의 취급 횟수를 줄이고, 공정 사이의 이동 거리를 최소화할 필요가 있다.
한편 이와 같은 불량을 줄이기 위해서, 한국공개특허공보 제2002-31610호(2002.05.03), 한국공개특허공보 제2001-94408호(2001.11.01), 일본공개특허공보 제2001-196523호(2001.7.19) 등에 웨이퍼 수준에서 반도체 칩 적층을 구현한 다음 개별 적층 칩으로 분리하여 배선기판에 접착하는 방법을 개시하고 있다.
그런데 한국공개특허공보 제2002-31610호(2002.05.03)는 웨이퍼 두 장을 배면끼리 접하게 적층한 후 웨이퍼 절단 공정으로 적층 칩을 얻기 때문에, 적층하는 웨이퍼 두 장에 형성된 반도체 칩의 크기가 동일해야만 가능하다. 즉, 적층되는 반도체 칩의 크기가 서로 다를 경우에는 적용할 수 없는 방법이다.
한국공개특허공보 제2001-94408호(2001.11.01)와 일본공개특허공보 제2001-196523호(2001.7.19)는 상대적으로 큰 제 2 칩의 배면에 제 1 칩이 적층된 예를 개시하고 있지만, 제 1 웨이퍼에서 제 1 칩을 개별적으로 분리하여 제 2 웨이퍼의 제 2 칩에 붙이는 공정을 진행하기 때문에, 공정 시간이 길어진다.
특히 한국공개특허공보 제2002-31610호(2002.05.03)와 제2001-94408호(2001.11.01)는, 제 2 칩의 배면에 제 1 칩의 배면이 적층되고, 제 2 칩의 플립 칩 본딩을 구현하기 위해서 제 2 칩의 전극 패드에 범프를 형성하는 공정을 별도로 진행해야만 한다. 그리고 일본공개특허공보 제2001-196523호(2001.7.19)는 제 1 칩의 활성면에 전극 패드와는 별도로 플립 칩 본딩되는 제 2 칩의 범프가 본딩될 본딩 패드 및 범프를 별도로 형성하는 공정을 별도로 진행해야만 한다.
그리고 한국공개특허공보 제2002-31610호(2002.05.03), 한국공개특허공보 제2001-94408호(2001.11.01), 일본공개특허공보 제2001-196523호(2001.7.19)에 개시된 칩 적층 방법으로는 두 개 이상의 반도체 칩을 적층할 수 없는 한계를 가지고 있다.
따라서, 본 발명의 목적은 서로 다른 크기의 반도체 칩을 갖는 웨이퍼들을 웨이퍼 대 웨이퍼 상태에서 칩 적층을 구현하는 데 있다.
본 발명의 다른 목적은 웨이퍼 대 웨이퍼 상태에서 제 1 웨이퍼의 제 1 칩의 활성면에 제 2 웨이퍼의 제 2 칩의 배면을 접착하는 데 있다.
상기 목적을 달성하기 위하여, 피적층 제 1 칩들을 갖는 제 1 웨이퍼 활성면에 근접하게 적층 제 2 칩들을 갖는 제 2 웨이퍼의 배면을 근접시킨 상태에서, 제 2 웨이퍼를 이동시키면서 카메라를 통하여 제 1 칩 위에 제 2 칩의 위치를 정렬시킨 후 제 2 칩을 제 1 칩의 활성면 방향으로 눌러 적층/접착하여 적층 칩을 형성하고, 형성된 적층 칩을 배선기판에 접착하는 웨이퍼 레벨 적층 칩 접착 방법을 제공한다.
즉, 본 발명은 (a) 제 1 칩들을 포함하는 제 1 웨이퍼의 배면이 제 1 접착 테이프에 부착된 제 1 링 프레임을 준비하고, 개별 제 2 칩으로 분리된 제 2 웨이퍼의 활성면이 제 2 접착 테이프에 부착된 제 2 링 프레임을 준비하는 단계와; (b) 상기 제 1 웨이퍼의 활성면에 제 1 웨이퍼의 배면이 마주보게 상기 제 1 링 프레임에 근접하게 상기 제 2 링 프레임을 정렬하는 단계와; (c) 상기 제 1 링 프레임의 제 1 칩 활성면에 상기 제 2 링 프레임의 제 2 칩을 눌러 접착하여 적층 칩을 형성하는 단계와; (d) 상기 적층 칩을 분리하여 배선기판에 접착하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법을 제공한다.
본 발명에 따른 (a) 단계에서 제 2 웨이퍼의 배면에 접착층이 형성되며, 접착층은 개별 제 2 칩의 크기에 대응되게 분리되어 있다.
본 발명에 따른 제 1 웨이퍼는 (a) 단계에서 개별 제 1 칩으로 분리하는 절단 공정을 진행할 수도 있고, (c) 단계 후에 절단 공정을 진행하여 개별 적층 칩으로 분리할 수도 있다.
본 발명에 따른 (a) 단계에서 제 2 링 프레임을 준비하는 단계는, (a1) 중심 부분에는 제 2 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 개구부를 포함하여 개구부 주변에 자외선 테이프가 부착된 매개 링 프레임을 준비하는 단계와, (a2) 매개 링 프레임 상부면의 개구부를 통하여 제 2 웨이퍼의 배면을 자외선 테이프에 부착하는 단계와, (a3) 제 2 웨이퍼를 개별 제 2 칩으로 절단하는 단계와, (a4) 제 2 웨이퍼의 배면을 통하여 자외선 테이프에 자외선을 조사하는 단계와, (a5) 매개 링 프레임 상부에 제 2 접착 테이프가 설치된 제 2 링 프레임을 근접시켜, 제 2 접착 테이프에 제 2 웨이퍼의 활성면을 접착하는 단계와, (a6) 제 2 웨이퍼 배면의 자외선 테이프를 포함하여 매개 링 프레임을 제거하는 단계를 포함한다. 이때, 자외선 테이프는 베이스 필름과, 베이스 필름의 상부면에 도포되며 제 2 웨이퍼의 배면에 접착되는 자외선 감광성 접착층을 포함하며, (a5) 단계에서 제 2 웨이퍼의 배면에는 자외선 테이프의 접착층이 잔류한다.
또는 본 발명에 따른 (a) 단계에서 제 2 링 프레임을 준비하는 단계는, (a1) 중심 부분에는 제 2 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 개구부를 포함하여 개구부 주변에 제 2 접착 테이프가 부착된 제 2 링 프레임을 준비하는 단계와, (a2) 제 2 링 프레임 상부면의 개구부를 통하여 제 2 웨이퍼의 활성면을 제 2 접착 테이프에 부착하는 단계와, (a3) 제 2 웨이퍼의 배면에 접착층을 형성하는 단계와, (a4) 접착층과 더불어 제 2 웨이퍼를 개별 제 2 칩으로 절단하는 단계를 포함한다. 이때 접착층으로는 시트(sheet), 테이프(tape) 그리고 필름(film) 형태의 비전도성 접착제 그룹에서 선택된 접착제를 사용하는 것이 바람직하다.
본 발명에 따른 (b) 단계에서 제 1 링 프레임 위에 제 2 링 프레임을 카메라를 이용하여 위치를 정렬하되, 칩 적층 공정을 진행할 제 2 웨이퍼의 제 2 칩을 제 1 웨이퍼의 제 1 칩 위에 위치할 수 있도록 정렬한다.
그리고 본 발명에 따른 (c) 단계는 본딩기를 이용하여 적층/접착할 제 2 칩의 제 2 접착 테이프 부분을 제 1 칩의 활성면쪽으로 눌러 제 2 칩의 접착층을 제 1 칩의 활성면에 소정의 압력으로 눌러 붙인다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제 1 실시예에 따른 웨이퍼 레벨 적층 칩 접착 방법(80)에 따른 공정도이다. 그리고 도 2 내지 도 12는 도 1의 공정도에 따른 각 단계를 보여주는 도면들이다. 여기서 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
제 1 실시예에 따른 적층 칩 접착 방법(도 1의 80)은, 도 2에 도시된 바와 같이, 제 1 웨이퍼(10)가 부착된 제 1 링 프레임(20)과 제 2 웨이퍼(30)가 부착된 제 2 링 프레임(40)을 제공하는 단계(도 1의 81, 82)로부터 출발한다.
제 1 웨이퍼(10)가 부착된 제 1 링 프레임(20)을 제공하는 단계(도 1의 81)는, 일반적인 웨이퍼가 부착된 링 프레임을 제공하는 단계와 동일하게 진행된다. 즉, 먼저 제 1 웨이퍼(10)를 준비한다(도 1의 71). 제 1 웨이퍼(10)는 다수개의 제 1 칩들(12)을 포함한다. 제 1 칩들(12)은 활성면(도 11의 13)의 가장자리 둘레에 다수개의 전극 패드(도 11의 14)가 형성된 에지 패드형 반도체 칩이다. 박형화된 적층 칩 패키지로 구현될 수 있도록 제공되는 제 1 웨이퍼(10)는 웨이퍼의 배면 연마(back lap) 공정이 완료된 웨이퍼가 제공된다.
다음으로 제 1 웨이퍼(10)를 제 1 링 프레임(20)에 접착한다(도 1의 72). 이때 제 1 링 프레임(20)의 중심 부분에는 제 1 웨이퍼(10)를 수용할 수 있는 원형의 개구부(21)가 형성되어 있고, 개구부(21)를 포함하여 제 1 링 프레임(20) 하부면의 개구부(21) 주변에 제 1 접착 테이프(22)가 부착되어 있다. 제 1 링 프레임(20) 상부면의 개구부(21)를 통하여 제 1 웨이퍼(10)의 배면이 부착된다. 이때 제 1 접착 테이프(22)로는 제 1 칩(12)의 배면에 접착층을 남기지 않는 보통의 다이싱 테이프(normal dicing tape)와, 제 1 칩(12)의 배면에 접착층을 남기는 자외선 테이프(UV tape)가 사용될 수 있다.
그리고 제 1 웨이퍼(10)를 다이아몬드 절단날과 같은 절단수단을 이용하여 개별 제 1 칩들(12)로 분리하는 제 1 웨이퍼 절단 단계(도 1의 73)를 진행함으로써, 제 1 웨이퍼(10)가 부착된 제 1 링 프레임(20)이 준비된다(도 1의 81). 다이아몬드 절단날을 이용한 웨이퍼 절단 방법 이외에 레이저를 이용한 웨이퍼 절단 방법이 사용될 수 있다.
제 2 웨이퍼(30)가 부착된 제 2 링 프레임(도 2의 40)을 제공하는 단계(82)는, 먼저 도 3 및 도 4에 도시된 바와 같이, 제 2 웨이퍼(30)를 준비한다(도 1의 74). 제 2 웨이퍼(30)는 다수개의 제 2 칩들(32)을 포함한다. 제 2 칩들(32)은 활성면(33)의 가장자리 둘레에 다수개의 전극 패드(도 12의 34)가 형성된 에지 패드형 반도체 칩이다. 본 발명의 제 1 실시예에서는 에지 패드형 제 2 칩(32)을 갖는 제 2 웨이퍼(30)를 개시하였지만, 센터 패드형 제 2 칩들을 갖는 제 2 웨이퍼가 사용될 수 있다. 물론 제 2 칩 위에 다시 제 3 칩을 적층할 경우에는 에지 패드형 제 2 칩이 사용된다. 박형화된 적층 칩 패키지로 구현될 수 있도록 제공되는 제 2 웨이퍼(30)는 웨이퍼의 배면 연마 공정이 완료된 웨이퍼가 제공된다.
다음으로 제 2 웨이퍼(30)를 매개 링 프레임(60)의 자외선 테이프(62) 접착한다(도 1의 75). 매개 링 프레임(60)은 제 1 링 프레임과 동일한 구조를 가지며, 매개 링 프레임(60)의 상부면의 개구부(61)를 통하여 제 2 웨이퍼의 배면(35)이 자외선 테이프(62)에 부착된다. 이때 자외선 테이프(62)는 베이스 필름(63) 위에 자외선 감광성을 갖는 접착층(64)이 형성된 구조를 가지며, 접착층(64)은 자외선 조사(照射)에 의해 베이스 필름(63)과의 사이의 접착성이 약화된다.
다음으로 도 5에 도시된 바와 같이, 칩 절단 영역(37)을 따라서 제 2 웨이퍼(30)를 다이아몬드 절단날(51)로 절단하여 개별 제 2 칩들(32)로 분리하는 제 2 웨이퍼 절단 단계가 진행된다(도 1의 76). 이때 제 2 칩들(32)과 더불어 자외선 테이프의 접착층(64) 또한 제 2 칩들(32)에 대응되게 절단된다.
다음으로 도 6에 도시된 바와 같이, 자외선 테이프(62)의 하부면에 자외선을 조사하여 자외선 테이프의 접착층(64)과 베이스 필름(63) 사이의 접착력을 떨어뜨리는 공정을 진행한다(도 1의 77).
그리고 제 2 웨이퍼(30)의 활성면(33)에 제 2 링 프레임(40)의 제 2 접착 테이프(42)에 부착(도 1의 78)한 후 제 2 웨이퍼 배면(35)의 자외선 테이프(62)를 포함한 매개 링 프레임(60)을 제거함으로써(도 1의 79), 제 2 웨이퍼(30)가 부착된 제 2 링 프레임(40)이 준비된다(도 1의 82). 이때 자외선 테이프(62) 중 제 2 웨이퍼(30) 아래의 접착층(64)만이 남고 나머지는 베이스 필름(61)과 함께 제거된다. 제 2 접착 테이프(42)로는 보통의 다이싱 테이프가 사용된다.
따라서 제 1 링 프레임(20)에 접착된 제 1 웨이퍼(10)의 활성면이 위를 향하고 있는 데 반하여 제 2 링 프레임(40)에 준비된 제 2 웨이퍼(30)는 배면(35)이 위를 향하고 있고, 제 1 칩(12)의 활성면에 배면(35)을 접착할 수 있도록 배면(35)에 접착층(64)이 형성되어 있다. 그리고 도 2에 도시된 바와 같이, 제 1 칩(12)의 활성면에 제 2 칩(32)을 부착한 후 와이어 본딩 공정을 진행할 수 있도록, 제 2 칩(32)의 배면은 제 1 칩(12)의 전극 패드 사이의 활성면의 면적보다는 작다. 이와 관련된 상세한 설명은 후술할 것이다.
한편 제 1 링 프레임(20)을 준비하는 공정(도 1의 81) 및 제 2 링 프레임(40)을 준비하는 공정(도 1의 82)은 어느 공정을 먼저 진행하여도 무방하며, 개벌적으로 진행할 수도 있다.
제 1 및 제 2 링 프레임(20, 40)이 준비되면 다음으로 도 8 및 도 9에 도시된 바와 같이, 제 1 링 프레임(20) 위에 제 2 링 프레임(20)을 정렬하는 단계가 진행된다(도 1의 83). 즉, 제 1 링 프레임(20) 위에 제 2 링 프레임(20)을 정렬하되, 제 2 링 프레임(40)을 뒤집어서 제 2 웨이퍼의 접착층(64)이 제 1 웨이퍼의 활성면(13)을 향하도록 정렬한다. 그리고 카메라(51)를 이용하여 칩 적층 공정을 진행할 제 2 웨이퍼의 제 2 칩(32)을 제 1 웨이퍼의 제 1 칩(12) 위에 위치할 수 있도록 정렬한다.
다음으로 도 10 및 도 11에 도시된 바와 같이, 제 1 칩(12) 위에 제 2 칩(32)을 적층/접착하는 단계가 진행된다(도 1의 84). 즉, 본딩기(53)를 이용하여 적층/접착할 제 2 칩(32)의 제 2 접착 테이프(42) 부분을 제 1 칩(12)의 활성면(13)쪽으로 눌러 제 2 칩의 접착층(64)을 제 1 칩(12)의 활성면(13)에 소정의 압력으로 눌러 붙인다. 그리고 본딩기(53)가 상승하여 제 2 링 프레임(40) 위로 올라가게 되면, 제 2 칩의 활성면(33)에 붙어 있던 제 2 접착 테이프(42)는 제 2 칩의 활성면(33)에서 분리됨으로써 적층 칩(도 12의 90)이 형성된다. 이때, 제 2 칩의 접착층(64)은 제 1 칩의 전극 패드(14) 사이의 활성면(13)에 접착되고, 제 2 칩의 활성면(35)에서 분리된 제 2 접착 테이프(42)는 제 2 접착 테이프(42)의 자체적인 탄력에 의해 원래의 위치로 돌아가게 된다.
이때 제 1 칩(12)의 활성면(13)에 제 2 칩(32)을 부착한 후 와이어 본딩 공정을 진행할 수 있도록, 제 2 칩(32)의 배면(35)은 제 1 칩(12)의 전극 패드(14) 사이의 활성면(13)의 면적보다는 작다. 그리고 제 1 칩의 전극 패드(14) 사이의 활성면(13)에 제 2 칩 배면(35)의 접착층(64)이 접착 적층된다.
한편 도시되지는 않았지만, 제 1 및 제 2 링 프레임(20, 40)은 각기 링 프레임 홀더와 같은 고정 수단에 의해 제 1 및 제 2 링 프레임(20, 40)이 고정되며, 제 2 링 프레임(40)을 고정하는 링 프레임 홀더는 제 2 링 프레임(40)을 제 1 링 프레임(20)에 근접시키고 제 1 링 프레임(20)을 중심으로 전후좌우로 이동시키면서 정렬 공정(도 1의 83) 및 적층/접착 공정(도 1의 84)을 진행시킨다.
그리고 전술된 정렬 공정(도 1의 83)과 적층/접착 공정(도 1의 84)을 반복함으로써, 제 1 칩들(12) 위에 제 2 칩(32)을 차례로 적층하여 적층 칩들(도 12의 90)을 웨이퍼 레벨에서 형성할 수 있다.
본 발명의 실시예에서는 제 1 웨이퍼(10)가 고정된 상태에서 제 2 웨이퍼(20)를 이동시키면서 카메라(51)를 통하여 위치를 정렬시킨 후 제 1 칩(12) 위에 제 2 칩(32)을 적층/접착하는 공정을 진행한다.
마지막으로 도 12에 도시된 바와 같이, 제 1 링 프레임(20)에서 적층 칩(90)을 콜렛(collet)과 같은 칩 접착기(55)로 분리하여 배선기판(57)에 접착하는 칩 접착 공정을 진행한다(도 1의 85). 이때 제 1 접착 테이프(22)가 자외선 테이프인 경우에는 배선기판(57)에 접착제를 도포하는 공정없이 바로 적층 칩(90)을 배선기판(57)에 접착하는 공정을 진행하고, 제 1 접착 테이프(22)가 보통의 다이싱 테이프인 경우에는 배선기판(57)에 접착제를 도포하는 공정을 먼저 진행한 이후에 적층 칩(90)을 배선기판(57)에 접착하는 공정을 진행한다.
본 발명의 제 1 실시예에서는 자외선 테이프를 사용하여 제 2 칩의 배면에 접착층을 형성한 예를 개시하였지만, 도 13에 개시된 바와 같이, 제 2 웨이퍼의 배면에 직접 접착층을 형성할 수도 있다.
도 13을 참조하면, 본 발명의 제 2 실시예에 따른 적층 칩 접착 방법(180)은 제 2 링 프레임을 준비하는 단계(182)를 제외하고는 제 1 실시예와 동일한 단계로 진행되기 때문에, 제 2 링 프레임(182)을 준비하는 단계를 중심으로 설명하겠다.
제 2 웨이퍼가 부착된 제 2 링 프레임을 제공하는 단계(182)는, 제 2 웨이퍼를 준비한 다음(174), 제 2 웨이퍼의 활성면을 직접 제 2 링 프레임의 제 2 접착 테이프에 접착한다(175).
다음으로 제 2 웨이퍼의 배면에 접착층을 형성한다(176). 접착층의 소재로는 비전도성의 시트(sheet), 테이프(tape) 또는 필름(film) 형태의 접착제가 사용될 수 있다.
그리고 제 2 웨이퍼를 개별 제 2 칩으로 절단함으로써(179), 제 2 웨이퍼가 부착된 제 2 링 프레임이 준비된다(182). 이때 제 2 웨이퍼 절단 방법으로 다이아몬드 절단날을 이용한 절단 방법과, 레이저를 이용한 절단 방법이 사용될 수 있으며, 접착층과 함께 제 2 웨이퍼 절단 공정을 진행한다.
이후에 진행되는 제 1 링 프레임 위에 제 2 링 프레임 정렬하는 공정(183), 제 1 칩 활성면에 제 2 칩을 적층/접착하는 공정(184) 및 제 1 링 프레임에서 분리한 적층 칩을 배선기판에 접착하는 공정(185)은 제 1 실시예와 동일한 방법으로 진행된다.
본 발명의 실시예에서는 제 1 칩 위에 제 2 칩이 적층된 예를 개시하였지만, 본 발명에 개시된 칩 접착 방법으로 더 많은 수의 반도체 칩을 적층할 수 있음은 물론이다. 제 1 칩 위에 적층되는 반도체 칩들은 제 2 칩을 제 1 칩 위에 적층하는 방법과 동일한 방법으로 칩 적층 공정을 진행한다.
그리고 본 발명의 실시예에서는 제 1 링 프레임을 준비하는 단계에서 제 1 웨이퍼를 절단하는 공정을 진행하였지만, 제 1 웨이퍼에 대한 절단 공정을 진행하지 않고 제 1 칩 활성면에 제 2 칩을 적층/접착하는 공정까지 진행한 이후에 제 1 웨이퍼 절단 공정을 진행할 수도 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 적층 칩 접착 방법에 따르면, 칩 적층 공정이 웨이퍼 대 웨이퍼 상태에서 구현되기 때문에, 칩 적층 접착 공정 시간을 단축할 수 있고, 적층 칩 접착 공정을 단순화할 수 있다.
그리고 웨이퍼 대 웨이퍼 상태에서 제 1 웨이퍼의 제 1 칩의 활성면에 제 2 웨이퍼의 제 2 칩의 배면을 접착하는 방법을 제공한다.
도 1은 본 발명의 제 1 실시예에 따른 웨이퍼 레벨 적층 칩 접착 방법에 따른 공정도이다.
도 2 내지 도 11은 도 1의 공정도에 따른 각 단계를 보여주는 도면들로서,
도 2는 제 1 링 프레임 및 제 2 링 프레임을 보여주는 사시도이고,
도 3은 자외선 테이프에 제 2 웨이퍼의 배면을 접착하는 단계를 보여주는 사시도이고,
도 4는 도 3의 4-4선 단면도이고,
도 5는 제 2 웨이퍼를 개별 제 2 칩으로 분리하는 단계를 보여주는 단면도이고,
도 6은 자외선을 조사하는 단계를 보여주는 단면도이고,
도 7은 제 2 웨이퍼 활성면에 제 2 접착 테이프를 접착하는 단계를 보여주는 단면도이고,
도 8은 제 1 링 프레임의 상부에 근접하게 제 2 링 프레임을 정렬하는 단계를 보여주는 사시도이고,
도 9는 도 8의 9-9선 단면도이고,
도 10은 제 2 링 프레임의 제 2 칩이 제 1 링 프레임의 제 1 칩 위에 접착되어 적층 칩을 형성하는 단계를 보여주는 단면도이고,
도 11은 도 10의 적층 칩을 확대하여 보여주는 평면도이고,
도 12는 제 1 링 프레임에서 분리된 적층 칩을 배선기판에 접착하는 단계를 보여주는 단면도이다.
도 13은 본 발명의 제 2 실시예에 따른 웨이퍼 레벨 적층 칩 접착 방법에 따른 공정도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 제 1 웨이퍼 12 : 제 1 칩
20 : 제 1 링 프레임 22 : 제 1 접착 테이프
30 : 제 2 웨이퍼 32 : 제 2 칩
40 : 제 2 링 프레임 42 : 제 2 접착 테이프
51 : 절단날 52 : 카메라
53 : 본딩기 55 : 칩 접착기
57 : 배선기판 60 : 매개 링 프레임
62 : 자외선 테이프 63 : 베이스 필름
64 : 접착층 90 : 적층 칩

Claims (15)

  1. (a) 제 1 칩들을 포함하는 제 1 웨이퍼의 배면이 제 1 접착 테이프에 부착된 제 1 링 프레임을 준비하고, 개별 제 2 칩으로 분리된 제 2 웨이퍼의 활성면이 제 2 접착 테이프에 부착된 제 2 링 프레임을 준비하는 단계와;
    (b) 상기 제 1 웨이퍼의 활성면에 제 1 웨이퍼의 배면이 마주보게 상기 제 1 링 프레임에 근접하게 상기 제 2 링 프레임을 정렬하는 단계와;
    (c) 상기 제 1 링 프레임의 제 1 칩 활성면에 상기 제 2 링 프레임의 제 2 칩을 눌러 접착하여 적층 칩을 형성하는 단계와;
    (d) 상기 적층 칩을 분리하여 배선기판에 접착하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  2. 제 1항에 있어서, 상기 (a) 단계에서 상기 제 2 웨이퍼의 배면에 접착층이 형성된 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  3. 제 2항에 있어서, 상기 접착층은 상기 개별 제 2 칩의 크기에 대응되게 분리된 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  4. 제 2항에 있어서, 상기 (a) 단계에서 상기 제 1 링 프레임을 준비하는 단계는,
    (a1) 중심 부분에는 상기 제 1 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 상기 개구부를 포함하여 상기 개구부 주변에 상기 제 1 접착 테이프가 부착된 상기 제 1 링 프레임을 준비하는 단계와;
    (a2) 상기 제 1 링 프레임 상부면의 개구부를 통하여 상기 제 1 웨이퍼의 배면을 상기 제 1 접착 테이프에 부착하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  5. 제 4항에 있어서, 상기 (d) 단계는,
    (d1) 상기 제 1 웨이퍼를 개별 상기 제 1 칩으로 절단하여 상기 적층 칩을 개별 적층 칩으로 분리하는 단계와;
    (d2) 상기 제 1 링 프레임에서 상기 적층 칩을 분리하여 배선기판에 접착하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  6. 제 2항에 있어서, 상기 (a) 단계에서 상기 제 1 링 프레임을 준비하는 단계는,
    (a1) 중심 부분에는 상기 제 1 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 상기 개구부를 포함하여 상기 개구부 주변에 상기 제 1 접착 테이프가 부착된 상기 제 1 링 프레임을 준비하는 단계와;
    (a2) 상기 제 1 링 프레임 상부면의 개구부를 통하여 상기 제 1 웨이퍼의 배면을 상기 제 1 접착 테이프에 부착하는 단계와
    (a3) 상기 제 1 웨이퍼를 개별 제 1 칩으로 절단하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  7. 제 1항에 있어서, 상기 (a) 단계에서 상기 제 2 링 프레임을 준비하는 단계는,
    (a1) 중심 부분에는 상기 제 2 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 상기 개구부를 포함하여 상기 개구부 주변에 자외선 테이프가 부착된 매개 링 프레임을 준비하는 단계와;
    (a2) 상기 매개 링 프레임 상부면의 개구부를 통하여 상기 제 2 웨이퍼의 배면을 상기 자외선 테이프에 부착하는 단계와;
    (a3) 상기 제 2 웨이퍼를 개별 제 2 칩으로 절단하는 단계와;
    (a4) 상기 제 2 웨이퍼의 배면을 통하여 상기 자외선 테이프에 자외선을 조사하는 단계와;
    (a5) 상기 매개 링 프레임 상부에 상기 제 2 접착 테이프가 설치된 상기 제 2 링 프레임을 근접시켜, 상기 제 2 접착 테이프에 상기 제 2 웨이퍼의 활성면을 접착하는 단계와;
    (a6) 상기 제 2 웨이퍼 배면의 자외선 테이프를 포함하여 상기 매개 링 프레임을 제거하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  8. 제 7항에 있어서, 상기 자외선 테이프는 베이스 필름과, 상기 베이스 필름의 상부면에 도포되며 상기 제 2 웨이퍼의 배면에 접착되는 자외선 감광성 접착층을 포함하며,
    상기 (a5) 단계에서 상기 제 2 웨이퍼의 배면에는 상기 자외선 테이프의 접착층이 잔류하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  9. 제 1항에 있어서, 상기 (a) 단계에서 상기 제 2 링 프레임을 준비하는 단계는,
    (a1) 중심 부분에는 상기 제 2 웨이퍼를 수용할 수 있는 원형의 개구부가 형성되어 있고, 상기 개구부를 포함하여 상기 개구부 주변에 상기 제 2 접착 테이프가 부착된 상기 제 2 링 프레임을 준비하는 단계와;
    (a2) 상기 제 2 링 프레임 상부면의 개구부를 통하여 상기 제 2 웨이퍼의 활성면을 상기 제 2 접착 테이프에 접착하는 단계와;
    (a3) 상기 제 2 웨이퍼의 배면에 접착층을 형성하는 단계와;
    (a4) 상기 접착층과 더불어 상기 제 2 웨이퍼를 개별 제 2 칩으로 절단하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  10. 제 9항에 있어서, 상기 접착층은 시트(sheet), 테이프(tape) 그리고 필름(film) 형태의 비전도성 접착제 그룹에서 선택된 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  11. 제 1항에 있어서, 상기 (a) 단계에서 상기 제 1 칩은 전극 패드가 활성면의 가장자리 둘레에 형성된 에지 패드형 반도체 칩인 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  12. 제 11항에 있어서, 상기 (a) 단계에서 상기 제 2 칩의 배면의 면적은 상기 제 1 칩의 전극 패드 사이의 활성면의 면적보다 작은 것을 특징으로 웨이퍼 레벨 적층 칩 접착 방법.
  13. 제 12항에 있어서, 상기 (c) 단계에서 상기 제 2 칩은 상기 제 1 칩의 전극 패드 사이의 활성면에 접착되는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  14. 제 1항에 있어서, 상기 (b) 단계에서 상기 제 1 링 프레임 위에 상기 제 2 링 프레임을 카메라를 이용하여 위치를 정렬하되, 칩 적층 공정을 진행할 상기 제 2 웨이퍼의 제 2 칩을 상기 제 1 웨이퍼의 제 1 칩 위에 위치할 수 있도록 정렬하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
  15. 제 2항에 있어서, 상기 (c) 단계는 본딩기를 이용하여 적층/접착할 상기 제 2 칩의 제 2 접착 테이프 부분을 상기 제 1 칩의 활성면쪽으로 눌러 상기 제 2 칩의 접착층을 상기 제 1 칩의 활성면에 소정의 압력으로 눌러 붙이는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 접착 방법.
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