KR101236151B1 - 칩 적층, 칩 및 웨이퍼 본딩에 유용한 방법 및 재료 - Google Patents

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KR101236151B1
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로버트 에이 시크
헨드라 엔지
엔드류 벨
웨이 장
필 닐
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프로메러스, 엘엘씨
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

칩 적층, 칩 및 웨이퍼 본딩 형성 및 웨이퍼 박형화에 유용한 물질 및 이러한 물질을 사용방법이 개시된다. 이러한 방법 및 물질은 강한 결합을 제공하는 한편 또한, 잔류물이 거의 없거나 전혀 없이 용이하게 제거될 수 있다.
칩, 웨이퍼, 박형화, 집적층, 본딩

Description

칩 적층, 칩 및 웨이퍼 본딩에 유용한 방법 및 재료{METHODS AND MATERIALS USEFUL FOR CHIP STACKING, CHIP AND WAFER BONDING}
본 출원은 본명세서에 참고문헌으로 포함된 2006년 3월 21일자로 출원된 미국 가출원번호 60/784,187에 대한 우선권을 주장한다.
본 발명은 일반적으로 칩 적층, 칩 및 웨이퍼 본딩 그리고, 이러한 칩 적층 및 칩 또는 웨이퍼 본딩 형성에 유용한 재료에 관한 것으로, 보다 상세하게는, 강력한 결합(bond)를 제공하면서 한편으로 잔여물이 거의 없이 용이하게 제거되므로써, 이러한 재료를 재사용할 수 있게 하는 방법 및 재료에 관한 것이다.
역사적으로, 반도체 제조에서, 단일한 반도체 다이(또는 칩)는 봉입된 패키지내에 탑재되고, 그 후, 이러한 패키지는 예를 들어, 회로 기판에 탑재된다. 이러한 방식으로, 다양한 기능성 또는 증가된 캐패서티(capacity)가 컴퓨터, 핸드폰 등과 같은 고수준의 장치에 제공될 수 있다. 이러한 패키지, 예를 들어, 이중 내선 패키지(dual inline package; DIP) 또는 단일 내선 패키지(single inline package; SIP)는 물리적 손상, 주위 환경의 오염으로부터 상기 포함되어 있는 다이를 보호하기 위해 제공되며, 다른 전자회로에 대해 다이의 전기적 연결을 제공하며, 이러한 패키지는 또한 부피가 클 수 있으며, 회로기판 또는 모듈의 크기가 다수의 이러한 패키지를 수용하기에 충분히 클 것이 요구될 수 있다.
이러한 단일 포장된 칩에서 요구되는 사이즈를 감소시키기 위해, 최근 경향은 볼 그리드 어레이(ball grid arrays), 플립 칩(flip chips) 등과 같은 대체 패키징 개발을 포함한다. 그러나, 사이즈의 추가적 감소 및 증가된 및/또는 보다 복잡한 기능성을 제공하기 위한 능력은 다이 포장 및 탑재에 대하여 다른 접근방식이 요구된다. 한 가지의 다른 접근방식은 가능한 경우에, 이러한 단일 포장(패키징, packaging)을 줄이고, 다이를 다중으로 탑재, 예를 들어, 다이를 수직으로 적층하는 것이다. 이러한 다중 탑재 또는 적층은 단일 포장 다이의 사용과 비교하여 매우 감소된 풋프린트(footprint)를 제공할 수 있으나, 이러한 적층에서 각각의 다이를 인접 다이에 부착시킴과 동시에 각각의 다이의 회로에 전기적 접촉을 제공하기 위한 수단에 접근할 수 있도록 하는 방법 및 이러한 방벙에 사용될 수 있는 재료의 제공이 요구된다. 또한, 이러한 방법에 의해 사용되는 이러한 재료들은 응력완충역할(stress buffer function)을 제공해야 하며, 이들은 이러한 칩 또는 칩 적층을 상이한 선팽창 계수를 지닌 기판에 부착시키는데 사용되므로, 환경 변화로 인한 하나 이상의 칩 또는 기판의 손상을 피해야 한다.
이러한 칩 적층 탑재는 또한 이러한 다이가 제공되는 웨이퍼의 원래 두께에 비해 박형화된 다이의 제공이 요구될 수 있다. 상기 박형화 처리(thinning process)는 칩 적층 높이를 최소값으로 유지하는데 이롭게 사용될 수 있고, 또한, 다이의 일면으로부터 다른 면으로 전기적 접촉의 이동을 제공할 수 있는 관통칩 경로(through-chip vias)의 제공을 가능하게 한다. 그러므로, 반도체 웨이퍼와 같은 기판을 웨이퍼 박형화 공정에 사용되는 다른 기판에 결합시키는데 사용될 수 있는 방법 및 상기 방법에 이용될 수 있는 재료의 제공이 요구된다. 이러한 재료는 강력한 결합 및 결합된 표면에 대한 보호를 제공함과 동시에 또한, 웨이퍼의 릴리스(release) 및 박형화 공정이 완료된 후, 이로부터 이러한 결합 재료의 제거가 용이하게 이행되는 방법을 제공하여야 한다.
최근 경향에 따른 칩 적층은 2005년 1월 6일에 공개된 미국특허출원 2005/0078436 "Method For Stacking Chips Within A Multichip Module Package"을 참조하는 한편, 반도체 다이(칩)를 기판에, 다이를 리드 프레임에 부착하기 위한 또는 칩 적층을 위한 점착성 재료의 사용은 몇 년 이상 동안 연구의 주제였다는 것을 주목해야 한다. 예를들어, 1994년 2월 15일에 등록된 미국특허 번호 5,286,679 "Method For Attaching A Semiconductor Die To A Leadframe Using A Patterned Adhesive Layer"의 컬럼 3, 18~20 줄. 그러나, 이러한 장기간에 걸친 필요성에도 불구하고, 이에 사용되는 재료 및 이러한 재료를 사용하는 방법은 널리 적용되지 못하였고, 따라서, 칩 적층 및 웨이퍼 박형화 모두에 대한 대체 재료 및 방법이 요구된다.
본 발명의 구현예는 다음에 수반되는 도면을 참조하여 하기에 기술된다. 공정 실시예 달리 나타낸 부분 외에서, 명세서 및 청구범위에 사용된 모든 숫자, 값 및/또는 성분의 양에 대한 표현, 반응 조건 등은 용어 "약"에 의해 모든 예에서 변경될 수 있는 것으로 이해되는 것이다.
삭제
다양한 수치 범위가 본 특허 출원에 개시된다. 왜냐하면 이러한 범위는 특히 언급되지 않았다면, 연속적이고, 각 범위의 최소값 및 최대값 그리고, 그 사이의 모든 값을 포함한다. 또한, 달리 나타내어지지 않은 한, 본 명세서 및 특허청구범위에서 특정된 다양한 수치 범위는 이러한 값을 얻는 경우에 조우되는(encounter) 측정의 다양한 불확실성을 반영하는 근사치이다.
본 발명에 따른 구현예는 노보넨-타입 모노머로부터 유래된 둘 이상의 구별되는 타입의 반복 단위를 갖는 백본(backbone)을 갖는 비닐 첨가 폴리머를 포함하는 폴리머를 사용하는 방법을 제공하며, 이러한 모노머는 다음 구조식Ⅰ로 나타내어지는 모노머로부터 독립적으로 선택되며;
Figure 112008070468164-pct00001
여기서 제 1 의 구별되는 타입의 반복 단위는 적어도 하나의 글리시딜 에테르 관능성 펜던트기를 포함하고, 제 2 의 구별되는 타입의 반복 단위는 적어도 아랄킬(aralkyl) 펜던트기를 포함하고, X, m, R1, R2, R3 및 R4는 하기에 정의된 바와 같다. 낮은 내부 스트레스(low internal stress)를 가지고, 300℃ 초과의 공정 온도에 노출될 수 있으며, 패턴을 형성하도록 광한정(photodefined) 될 수 있는 필름 형성용 폴리머 조성물을 포함하는 이러한 폴리머를 사용하는 방법은 전자 또는 광전자 장치(device) 사이에서 또는 이러한 장치와 기판 사이에서 신뢰성 있는 결합을 형성할 수 있고, 여기에서 이러한 조성물은 광한정가능한 상용성 현상제(developers)이며, 시클로펜타논 및 메틸 n-아밀 케톤(2-헵타논)("MAK")가 광한정 공정(photodefining process)에 사용될 수 있다.
상기한 그리고, 본 명세서에 전반적으로 사용된 바와 같이, 달리 표시된 바가 없는 경우에 다음 용어들은 다음의 의미를 가지는 것으로 이해되어야 할 것이다:
식Ⅰ의 "비닐 첨가 폴리머(vinyl addition polymers)"에서, 이러한 폴리머는 둘 이상의 구별되는 혹은 다른 반복 단위를 가지는 백본을 포함하는 것으로 이해될 수 있다. 예를 들어, 둘 이상의 구별되는 타입의 반복 단위를 갖는 폴리머는 둘, 셋, 넷 또는 그 이상의 구별되는 타입의 반복 단위를 가질 수 있다.
용어 "유래된(derived)"은 중합반복단위가 식Ⅰ에 따라 폴리사이클릭 노보넨 타입 모노머로 부터 중합(형성)됨을 의미하며, 여기서 결과물인 폴리머는 하기에 나타낸 바와 같이 노보넨-타입 모노머의 2,3 사슬형성(enchainment)에 의해 형성된다:
Figure 112008070468164-pct00002
용어 "폴리머"는 상기에 정의된 바와 같은 비닐 첨가 중합 폴리머 뿐만 아니라, 개시제, 촉매 및 이러한 폴리머의 합성에 수반되는 기타 성분의 잔기(residues)를 포함하고, 여기서 이러한 잔기는 이에 공유 결합되지 않은 것으로 이해된다. 이러한 잔기 및 기타 성분은 용기들 사이 또는 용매 또는 분산 매개체 사이에서 이동되는 경우 통상적으로 폴리머에 혼합되거나 섞여서 폴리머와 남아있게 된다.
용어 "폴리머 조성물(polymer composition)"은 상기한 폴리머 뿐만 아니라, 폴리머 합성 후에 첨가된 물질을 포함하는 것으로 의미된다. 이러한 물질은 이에 한정하는 것은 아니나 용매, 항산화제, 광개시제, 감광제 및 기타 물질을 포함하고, 보다 자세하게 후술될 것이다.
상기한 폴리머 조성물의 성분을 기술하기 위해 사용된 경우에, 용어 "용매(solvents)"는 반응성 용매 및 미반응성 용매(희석제) 모두를 포함하는 것으로 의미된다.
용어 "낮은 K(low K)"는 일반적으로 열적으로 형성된 이산화실리콘(3.9)의 유전상수보다 낮은 유전상수를 의미하고, "낮은-K 물질(low-K 물질)"에 대하여 사용된 경우에, 3.9 미만의 유전상수를 가지는 물질을 의미하는 것으로 이해하여야 할 것이다.
용어 "모듈러스(modulus)"는 외력에 대한 변형율을 의미하는 것이고, 달리 표시된 바가 없는 경우, 외력-변형 곡선(stress-strain curve)의 선형 탄성 구간에서 측정된 Young's 모듈러스 또는 인장 모듈러스(Tensile Modulus)를 의미하는 것으로 이해된다. 모듈러스는 일반적으로 ASTM 방법 D1708-95으로 측정된다. 저모듈러스를 갖는 필름은 또한 낮은 내적 스트레스를 갖는 것으로 또한 이해된다.
용어 "광한정성(photodefinable)"은 패턴화 층 또는 구조로, 이들에, 혹은 이들 자체로 형성되는 본 발명의 구현예에 따른 폴리머 조성물과 같은 재료 혹은 재료 조성물의 특징을 의미한다. 달리 말하면, "광한정성 층(photodefinable layer)"은 상기한 패턴화 층 또는 구조를 형성하기 위해, 상기 층위에 형성되는 다른 재료층, 예를 들어, 포토레지스터 층의 사용을 필요로 하지 않는다. 또한, 패턴화 필름/층 또는 구조를 형성하기 위한 패턴 형성 스킴에 사용될 수 있는 이러한 특성을 갖는 폴리머 조성물로 이해될 수 있다. 이러한 스킴은 광한정성 재료 또는 층의 "이미지와이즈 노출(imagewise exposure)"을 포함할 수 있다. 이러한 이미지와이즈 노출은 층의 선택부분에 화학방사선(actinic radiation)에 노출하도록 취하여지며, 여기서 비선택된 부분은 화학방사선에 대한 이러한 노출로부터 보호된다.
문구 "광자적으로 촉매를 형성하는 물질(a material that photonically forms a catalyst)"은 화학방사선에 노출되는 경우에, 폴리머에서 가교결합 반응을 개시할 수 있는 화합물을 형성하도록 붕괴, 분해될 수 있거나, 또는 몇몇의 다른 방법으로 이의 분자 조성을 변경할 수 있는 물질을 의미하며, 여기서, 용어 "화학방사선(actinic radiation)"은 분자 조성에서 상기한 변화를 야기할 수 있는 어떠한 타입의 방사선을 포함하는 것으로 의미된다. 예를 들어, 이러한 방사선 또는 적절한 X-레이 또는 전자 빔 공급원으로 부터의 방사선의 공급원에 상관없이 자외선 또는 가시광선의 어떠한 파장을 포함한다. "광자적으로 촉매를 형성하는"인 적절한 물질의 비-제한적인 예로는 하기에 상세히 기술된 바와 같은 광산발산제(photoacid generator) 및 광염기발생제(photobase generator)를 포함한다. 더불어, 일반적으로 "광자적으로 촉매를 형성하는 물질"은 또한, 적절한 온도로 가열되면, 촉매를 형성할 수 있다.
조성물과 함께 사용된 용어 "경화(cure)"(혹은 "경화시킴(curng)"), 예를 들어, "경화 조성물(a cured composition)"는 조성물에 포함되는 가교결합가능한 성분의 최소 일부가 최소한 부분적으로 가교결합됨을 의미한다. 본 발명의 몇몇 구현예에서, 이러한 가교결합가능한 성분의 가교결합 밀도, 즉 가교결합 정도는 본질적으로 100%의 완전한 가교결합이다. 다른 구현예에서, 가교결합 밀도는 80% 내지 100%의 완전한 가교결합 범위이다. 본 기술분야에서 기술자는 가교결합의 존재 및 정도가 하기에 기술된 바와 같은 동적열기계분석법(dynamic mechanical thermal analysis; DMTA)과 같은 다양한 방법으로 측정될 수 있음을 이해할 수 있다. 상기 방법은 코팅제 또는 폴리머의 프리 필름(free flims)의 유리전이온도 및 가교결합 밀도를 결정한다. 경화된 물질의 이러한 물리적 특성은 가교된 네트워크의 구조에 관련된다. 더 높은 가교결합 밀도값은 코팅 또는 필름의 더 높은 가교결합 정도를 나타낸다.
삭제
본 명세서에 기술된 방법 및 폴리머 조성물에 대하여 사용된 용어 "결합(bond)"(혹은 "결합시킴(bonding)")은 본 발명의 칩 적층 구현에서, 칩들 사이에 형성된 결합 뿐만 아니라 본 발명의 웨이퍼 박형화 구현에서 웨이퍼와 기판 사이에 형성된 결합을 의미할 수 있다. 더욱이, 이러한 결합은 일반적으로 상기한 같은 경화 공정 도중에 일반적으로 달성되는 것으로 이해될 수 있다.
후술하는 바에서, 예를 들어, R23 및 R24는 치환체 그룹으로부터 독립적으로 선택되는 경우에, R23 및 R24는 독립적으로 선택될 뿐만 아니라 R23은 한 분자내에서 한번 이상 변경될 수 있으며, 이러한 변경은 독립적으로 선택된다(예를 들어, R1 및 R2는 각각 구조식Ⅱ의 그룹을 포함하는 에폭시이며, R23은 R1에서는 H일 수 있고, R23은 R2에서 메틸일 수 있다.) 본 기술분야의 기술자는 치환체의 크기 및 특성이 존재할 수 있는 다른 치환체의 수 및 성질에 영향을 미칠 수 있음을 알 수 있다.
본 명세서의 본문, 스킴, 실시예 및 표에서 불충분한 원자가(valence)를 갖는 어떠한 원자는 이러한 원자가를 만족시키도록 적절한 수의 수소원자를 갖는 것으로 추정된다.
"하이드로카르빌(hydrocarbyl)"은 치환체가 수소이거나 혹은 탄소 및 수소 원자 만으로 구성됨을 의미한다. 본 기술분야의 기술자는, 달리 나타내지 않는 한, 하이드로카르빌은 자체적으로 사용되었던지 혹은 다른 용어와 함께 사용되었던지에 관련없이 다음과 같이 포괄적이다. 그러므로, "알킬(alkyl)"의 정의는 "알킬(alkyl)" 뿐만 아니라 "아랄킬(aralkyl)", "알카릴(alkaryl)" 등의 "알킬(alkyl)" 부분에 적용된다.
삭제
용어 "알킬(alkyl)"은 선형 또는 분지형 비환식 또는 고리일 수 있으며, 사슬에 1 내지 25개의 원자를 포함하는 지방족 탄화수소 그룹을 의미한다. 일 구현예에서, 유용한 알킬 그룹은 사슬에 1 내지 12 탄소 원자를 포함한다. "분지형(branched)"은 선형 알킬 사슬에 부착된 메틸, 에틸 또는 프로필과 같은 하나 이상의 저(lower) 알킬 그룹을 의미한다. 상기 알킬 그룹은 O, N 및 Si로부터 선택된 하나 이상의 헤테로 원자를 포함할 수 있다. 적합한 알킬 그룹의 비-제한적인 예로는 메틸, 에틸, n-프로필, 이소프로필, n-부틸, t-부틸, n-펜틸, 헥실, 헵틸, 노닐, 데실, 시클로헥실 및 시클로프로필메틸을 포함한다.
"아릴(aryl)"은 5 내지 14 탄소 원자, 바람직하게는 6 내지 10 탄소 원자를 포함하는 방향족 모노시클릭 또는 멀티시클릭 고리 시스템을 의미한다. 아릴 그룹은 O, N 및 Si로부터 선택된 하나 이상의 헤테로 원자를 포함할 수 있다. 아릴 그룹은 동일하거나 다를 수 있으며, 하이드로카르빌 치환기를 포함하는 하나 이상의 "고리 시스템 치환체(ring system substituents)"로 치환될 수 있다. 적합한 아릴 그룹의 비-제한적인 예로는 페닐, 나프틸, 인데닐, 테트라하이드로나프틸 및 인다닐(indanyl)을 포함한다.
"아랄킬(aralkyl)" 또는 "아릴알킬(arylalkyl)"은 아릴 및 알킬 모두 전술한 바와 같은 아릴-알킬-그룹을 의미한다. 몇몇의 구현예에서, 유용한 아랄킬은 저알킬 그룹을 포함한다. 이러한 적합한 아랄킬 그룹의 비제한적인 예로는 벤질, 페네틸 및 나프트레닐메틸(naphthlenylmethyl)을 포함하고, 여기서 아랄킬은 알킬렌 그룹을 통해 노보넨에 연결된다. 몇몇의 구현예에서, 아랄킬기는 O, N 및 Si로부터 선택된 하나 이상의 헤테로 원자를 포함할 수 있다.
"시클릭 알킬(cyclic alkyl)" 또는 시클로알킬은 일반적으로 3 내지 10개의 탄소 원자, 몇몇의 구현예에서, 5 내지 10개의 탄소 원자 그리고, 다른 구현예에서 5 내지 7개의 탄소원자를 포함하는 비-방향족 모노- 또는 멀티시클릭 고리 시스템을 의미한다. 시클로알킬은 동일하거나 상이할 수 있으며, 하이드로 카르빌 또는 아릴 치환기를 포함할 수 있는 하나 이상의 "고리 시스템 치환체(ring system substituents)"로 치환될 수 있다. 적합한 모노시클릭 사이클로알킬의 비-제한적인 예로는 시클로프로필, 시클로부틸, 시클로펜틸, 시클로헥실 등을 포함한다. 적합한 멀티시클릭 시클로알킬의 비-제한적인 예로는 1-데카리닐(1-decalinyl), 노르보닐, 아다만틸(adamantyl) 등을 포함한다. 시클로알킬 그룹은 O, N 및 Si로 부터 선택된 하나 이상의 헤테로원자를 포함할 수 있다("헤테로사이클릴(heterocyclyl)"). 적합한 모노시클릭 헤테로시클릴 고리의 비-제한적인 예로는 피페리딜, 피롤리디닐(pyrrolidinyl), 피페라지닐(piperaxinyl), 모르포리닐(morpholinyl), 티오모르포리닐(thiomorpholinyl), 티아졸리디닐(thiazolidinyl), 1,3-디옥소라닐, 1,4-디옥사닐, 테트라하이드로퓨라닐, 테트라하이드로티오페닐, 테트라하이드로티오피라닐 등을 포함한다.
삭제
명칭 "글리시딜 메틸 에테르 노보넨(glycidyl methyl ether norbornene)" 및 "메틸 글리시딜 에테르 노보넨(methyl glycidyl ether norbornene)"은 본 명세서에서 상호교환적으로 사용되고, 동일한 모노머 또는 유래된 반복 단위를 의미한다. 용어 "옥틸 에폭시 노보넨(octyl epoxy norbornene)" 및 "에폭시 에틸 노보넨(epoxy octyl norbornene)"은 여기서 상호교환적으로 사용되고, 동일한 모노머 또는 유래된 반복 단위를 의미한다.
전술한 바와 같이 본 발명에 따른 구현예는 비닐 첨가 폴리머를 포함하는 폴리머 조성물을 사용하는 방법에 관한 것이다. 이러한 폴리머는 노보넨 타입 모노머로부터 유래된 둘 이상의 구별되는 타입의 반복 단위를 갖는 백복을 추가로 포함할 수 있으며, 이러한 모노머는 식Ⅰ의 모노머로 부터 독립적으로 선택되며,
Figure 112008070468164-pct00003
여기서 X는 -CH2-, -CH2-CH2- 및 -O-로부터 선택되고; m은 0 내지 5까지, 몇몇 경우에서 0 내지 3, 그리고, 다른 경우에서, 0 내지 2의 정수이고, R1, R2, R3 및 R4 각각의 경우에, 다음 그룹중 하나로부터 독립적으로 선택된다:
H, C1 내지 C25 선형, 분지형 및 환형 알킬, 아릴, 아랄킬, 알카릴, 알케닐 및 알키닐; 또는
O, N 및 Si로부터 선택된 하나 이상의 헤테로원자를 포함하는 C1 내지 C25 선형, 분지형 및 환형 알킬, 아릴, 아랄킬, 알카릴, 알케닐 및 알키닐; 또는
식Ⅱ에 따른 글리시딜 에테르 잔기(moiety);
Figure 112008070468164-pct00004
여기서, A는 C1 내지 C6 선형, 분지형, 및 환형 알킬렌(alkylene)으로부터 선택된 연결기(linking group)이고, R23 및 R24는 각각 H, 메틸, 및 에틸로부터 독립적으로 선택되거나;
R1, R2, R3 및 R4중 어떠한 두개의 조합은 C1 내지 C25 선형, 분지형 및 환형 알킬렌 및 알킬렌 아릴로부터 선택된 연결기에 의해 함께 연결되며;
단, 식Ⅰ의 적어도 두 개의 구별되는 타입의 모노머 중 하나는 적어도 하나의 글리시딜 에테르 펜던트 그룹을 포함하고, 적어도 두 개의 구별되는 타입의 모노머중 다른 하나는 적어도 하나의 아랄킬 펜던트기를 포함한다.
일반적으로, 본 발명에 따른 구현예 중 두 개 이상의 구별되는 타입의 반복 단위는 글리시딜 에테르 펜던트 그룹 및 아랄킬 펜던트 그룹을 포함하는 식Ⅰ의 모노머로부터 유도(유래)된다. 몇몇의 구현예는 하이드로카르빌 치환된 노보넨-타입 모노머로 부터 유래된 하나 이상의 반복 단위와 임의로 조합된 상기한 펜던트 그룹과 같은 모노머로 부터 유래된 반복 단위를 포함한다.
글리시딜 에테르 펜던트 그룹을 갖는 적합한 모노머는 식Ⅰ으로 표현된 노보넨 타입 모노머이고, 상기 식Ⅰ에서 하나 이상의 R1, R2, R3, 및 R4가 독립적으로 식Ⅱ으로 표현되는 펜던트 그룹이다.
Figure 112008070468164-pct00005
여기서, A는 C1 내지 C6 선형, 분지형, 및 환형 알킬렌으로부터 선택되는 연결기이고, R23 및 R24는 H, 메틸 및 에틸로부터 각각 독립적으로 선택된다. 적합한 연결기 A의 비-제한적인 예로는 메틸렌, 에틸렌, 프로필렌, 이소프로필렌, 부틸렌, 이소부틸렌 및 헥실렌을 포함한다. 유용한 글리시딜 알킬 에테르 펜던트 그룹의 비-제한적인 예로는 글리시딜 메틸 에테르, 글리시딜 에틸 에테르, 글리시딜 프로필 에테르, 글리시딜 이소프로필 에티르, 글리시딜 부틸 에테르, 글리시딜 이소부틸 에테르, 글리시딜 헥실 에테르 및 이들의 혼합물을 포함한다.
아랄킬 펜던트기를 가지는 적합한 모노머는 식Ⅰ으로 표현되는 노보넨-타입 모노머이며, 상기 식에서 R1, R2, R3, 및 R4중 하나 이상은 벤질, 페네틸 및 나프트레닐메틸 페네틸(naphthlenylmethl phenethyl)과 같은 알카릴 그룹이다.
임의의 하이드로카르빌 펜던트 그룹을 갖는 적합한 모노머는 식Ⅰ로 표현되는 노보넨-타입 모노머이며, 상기 식에서 R1, R2, R3, 및 R4중 하나 이상은 각각 독립적으로 수소, 선형 및 분지형 (C1 내지 C20)알킬, 하이드로카르빌 치환 및 비치환 (C5 내지 C12)시클로알킬, 하이드로카르빌 치환 및 비치환 (C6 내지C40)아릴, 하이드로카르빌 치환 및 비치환 (C7 내지 C15)아랄킬, (C3 내지 C20)알키닐, 선형 및 분지형(C3 내지 C20)알케닐 또는 비닐; R1 및 R2 또는 R3 및 R4 중 어떠한 것은 서로 (C1 내지 C10)알키리데닐기를 형성하며, R2 및 R4는 이들이 부착되어 있는 두 개의 탄소원자와 함께 4 내지 12개의 탄소 원자를 갖는 포화 및 불포화 시클릭 그룹 또는 6 내지 17개의 탄소 원자를 포함하는 아릴 고리로 나타낼 수 있으며; m은 0, 1, 2, 3, 4 또는 5이다.
몇몇의 적합한 모노머에서, m은 0이다. 그러므로, 이러한 모노머는 하기 식(Ⅲ)으로 나타내어진다:
Figure 112008070468164-pct00006
상기 식에서 X, R1, R2, R3, 및 R4는 전술한 바와 같다.
본 발명의 몇몇 구현예에서, 폴리머는 X는 -CH2-이고, m은 0이며, R1, R2, R3, 및 R4 그룹중 세개는 각각 H이며, 네번째는 A가 알킬렌이고, R23 및 R24 는 각각 H인 식Ⅱ의 글리시딜 에테르를 포함하는 그룹인 노보넨-타입 단량체로 부터 유래된 제 1 타입의 구별되는 반복 단위를 갖는 것이 사용된다. 예시적인 모노머는 이에 한정되는 것은 아니나, 글리시딜 메틸 에테르 노보넨, 글리시딜 에틸 에테르 노보넨, 글리시딜 프로필 에테르 노보넨, 글리시딜 이소프로필 에테르 노보넨, 글리시딜 부틸 에테르 노보넨, 글리시딜 이소부틸 에테르 노보넨, 및/또는 글리시딜 헥실 에테르 노보넨과 같은 글리시딜 알킬 에테르 노보넨-타입 모노머를 포함한다.
몇몇 구현예에서, 사용된 폴리머는 X는 -CH2-이고, m은 0이며, R1, R2, R3, 및 R4 그룹 중 세 개는 각각 H이며, 네번째는 벤질, 페네틸 및 나프트레닐메틸 페네틸과 같은 아랄킬 그룹인 노보넨-타입 모노머로부터 유래된 제 2 타입의 구별되는 반복 단위를 갖는다.
몇몇의 구현예에서, 사용된 폴리머는 X는 -CH2-이고, m은 0이며, R1, R2, R3, 및 R4 그룹중 세개는 각각 H이며, 네번째는 선형 또는 분지형 알킬 그룹인 노보넨-타입 모노머로부터 유래된(derived) 제3 타입의 구별되는 반복 단위를 갖는다. 비제한적인 예로 n-부틸, 네오펜틸, 헥실, 데실 또는 도데실을 포함한다.
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본 발명에 따른 예시적인 구현예에서 있어서, 사용된 폴리머는 글리시딜 메틸 에테르 노보넨(GMENB) 또는 에폭시 옥틸 노보넨(EONB)으로부터 유래된 제 1 의 구별되는 타입의 반복 단위와 페네틸 노보넨(PENB)으로부터 유래된 제 2 의 구별되는 타입의 반복 단위를 가진다. 폴리머에 포함된 제 1 의 구별되는 타입 반복 단위의 양은 폴리머 제조에 사용된 모노머의 전체 몰퍼센트를 기준으로 10 내지 50몰%(mol%) 범위일 수 있는데, 여기서 제 2 의 구별되는 타입의 반복 단위는 폴리머 중 반복단위의 총 양의 나머지를 포함한다. 다른 구현예에서, 제 1 의 구별되는 타입의 반복 단위의 양은 20 내지 40몰%의 범위일 수 있다.
본 발명의 또 다른 예시적인 구현예에서, 사용되는 폴리머는 GMENB 또는 EONB로부터 유래된 제 1 의 구별되는 타입의 반복 단위, PENB로부터 유래된 제 2 의 구별되는 타입의 반복 단위 및 데실 노보넨(데실 NB) 또는 도데실 노보넨(도데실 NB)으로부터 유래된 제 3 의 구별되는 타입의 반복 단위를 가진다. 세가지 모두 폴리머 제조에 사용된 모노머의 전체 몰퍼센트를 기준으로 폴리머에 포함된 제 1 의 구별되는 타입의 반복단위의 양은 10 내지 40몰%의 범위이고, 제 2 의 구별되는 타입의 반복 단위의 양은 5 내지 50몰%이며, 제 3 의 구별되는 타입의 반복 단위의 양은 20 내지 65몰%일 수 있다.
본 발명의 또 다른 예시적인 구현예에서, 사용되는 폴리머는 GMENB 또는 EONB로부터 유래된 제 1 의 구별되는 타입의 반복 단위, PENB로부터 유래된 제 2 의 구별되는 타입의 반복 단위, 데실 NB 또는 도데실 NB로부터 유래된 제 3 의 구별되는 타입의 반복 단위 및 트리메톡시실릴 노보넨(TMSNB), 트리에톡시실릴 노보넨(TESNB) 또는 트리메톡시실릴 에스테르 노보넨(TMSESNB)으로부터 유래된 제 4 의 구별되는 타입의 반복 단위를 가진다. 네 가지 모두 폴리머 제조에 사용된 모노머의 전체 몰퍼센트를 기준으로 폴리머에 포함된 제 1 의 구별되는 타입의 반복단위의 양은 10 내지 40몰%의 범위이고, 제 2 의 구별되는 타입의 반복 단위의 양은 5 내지 50몰%이며, 제 3 의 구별되는 타입의 반복 단위의 양은 20 내지 65몰%이고, 제 4 의 구별되는 타입의 반복 단위의 양은 2 내지 15몰% 일 수 있다.
유리하게, 상기에 기술된 예시적인 폴리머들은 적합한 특성을 지닌 폴리머를 제공하도록 각각 선택된 반복 단위를 포함한다. 예를 들어, GMENB 또는 EONB로부터 유래된 반복 단위를 가지는 폴리머가 다른 반복 단위의 펜던트기와 적합하게 촉매화된 가교결합인 경우, 유리하게 일부 용매의 용해에 대한 저항성이 있는 가교결합된 폴리머 부분이 된다. 이러한 방식에서, 폴리머 필름은 활성 방사선에 이미지와이즈 노출되며, 비-노출되고, 비-가교결합된(non-crosslinked) 폴리머 부분은 적합한 용매에 용해되어서 제거하는 패턴을 형성 수단이 제공된다. 데실 NB 또는 도데실 NB로부터 유래된 반복 단위를 가진 이러한 폴리머 뿐만 아니라, 다른 알킬 펜던트기를 갖는 모노머는 최종 폴리머 필름의 모듈러스 및 내적 스트레스를 맞추기 위한 수단을 제공한다. 이러한 알킬 반복 단위는 후결합(post bond) 및 예비-경화 공정(pre-cure processing) 중의 기판에 대한 폴리머의 접착강도 및 폴리머의 점착성(tackiness)과도 관련이 있다. 상기에 간략히 기술된 몇몇 타입의 반복 단위의 이점은 비제한적인 예이고, 예시적인 반복단위는 다른 이점을 가질 수 있으며, 다른 타입의 반복 단위는 유사하거나 다른 이점을 가질 수 있음을 유의하여야 한다.

본 발명에 따른 구현예에 사용되는 폴리머의 형성에 사용되는 모노머들은 적합한 중합반응 촉매가 존재하는 용액에서 중합된다. 본 발명의 구현예에 따른 폴리머 제조에 유용한 비닐첨가 촉매는 최근에 알려졌고, 예를 들어, 식: En'Ni(C6F5)2으로 표현되는 이러한 촉매를 포함하며, 상기 식에서, n'는 1 또는 2이고, E는 중성 2 전자 공여 리간드를 나타낸다. n'가 1인 경우, E는 바람직하게 톨루엔, 벤젠 및 메시티렌과 같은 π-아렌(π-arene) 리간드이다. n'가 2인 경우, E는 바람직하게 디에틸 에테르, THF(테트라하이드로퓨란), 에틸 아세테이트, 및 디옥산으로부터 선택된다. 본 발명의 예시적인 구현예에서, 반응매질 중 모노머 대 촉매의 비는 5000:1 내지 50:1의 범위일 수 있으며, 다른 본 발명의 예시적인 구현예에서, 2000:1 내지 100:1 범위의 비일 수 있다. 중합반응은 일반적으로 적합한 용매에서 0℃ 내지 70℃의 범위의 적당한 온도로 수행되지만, 높거나 낮은 다른 온도도 또한 적합할 수 있다. 몇몇의 구현에서, 온도는 10℃ 내지 50℃의 범위일 수 있으며, 다른 구현예에서, 20℃ 내지 40℃일 수 있다. 본 발명의 구현예에 따른 폴리머 제조에 사용될 수 있는 상기 식의 중합반응 촉매는 이로서 제한하는 것은 아니지만, (톨루엔)비스(퍼플루오로페닐)니켈, (메시틸렌)비스(퍼플루오로페닐)니켈((mesitylene)bis(perfluorophenyl)nickel), (벤젠)비스(퍼플루오로페닐)니켈, 비스(테트라하이드로퓨란)비스(퍼플루오로페닐)니켈, 비스(에틸아세테이트)비스(퍼플루오로페닐)니켈 및 비스(디옥산)비스(퍼플루오로페닐)니켈을 포함한다. 다른 유용한 비닐-첨가 촉매는 PCT WO97/33198 및 PCT WO00/20472에 개시된 니켈 화합물을 포함한다.
이러한 모노머의 비닐 첨가 중합반응에 사용되는 적당한 용매는 이에 제한되지 않으나, 탄화수소 및 방향족 용매를 포함한다. 본 발명에 유용한 탄화수소 용매는 이에 제한되지는 않으나, 펜탄, 헥산, 헵탄 및 시클로헥산과 같은 알칸류 및 시클로알칸류를 포함한다. 방향족 용매의 비-제한적인 예로 벤젠, 1,2-디클로로벤젠, 톨루엔, 메틸에틸케톤(MEK), 자일렌, 및 메시틸렌을 포함한다. 디에틸 에테르, 테트라하이드로퓨란, 아세테이트, 예를 들어, 에틸 아세테이트, 에스테르류, 락톤류, 케톤류, 아미드류, 및 메틸렌 클로라이드와 같은 다른 유기용매도 유용하다. 상기한 용매의 하나 이상의 혼합물을 중합반응 용매로서 이용할 수 있다.
이롭게도, 상기한 중합방법의 결과로 폴리머의 평균분자량(Mw)은 용이하게 조절될 수 있다. 예를 들어, 이러한 조절은 모노머 대 촉매의 비율을 변경함으로써 얻어질 수 있다. 그러므로, 다른 모든 것들은 동일하게 하고, 모노머 대 촉매를 5000:1 비율로 한 중합반응에 의해 비율이 100:1인 경우보다 더 높은 Mw을 갖는 폴리머가 될 수 있다. 나아가, 사슬전달제(chain transfer agent; CTA)의 존재하에서 중합하므로써, 폴리머의 Mw를 약 10,000 내지 500,000 이상의 범위로 조절한다. 예시적인 CTA류로 예를 들어, 인접한 탄소 원자들 사이에 말단 올레핀 이중 결합을 갖는 화합물일 수 있으며, 여기서, 이중결합에 인접한 최소 하나의 탄소 원자는 이에 결합된 두 개의 수소 원자를 가진다.
유용한 CTA 화합물은 식Ⅳ로 나타내어진다:
Figure 112008070468164-pct00007
식에서, R' 및 R"은 각각 독립적으로 수소, 분지형 또는 비분지형 (C1 내지 C40)알킬, 분지형 또는 비분지형 (C2 내지 C40) 알케닐, 또는 할로겐으로부터 선택된다. 상기한 사슬전달제 중에서, 2 내지 10개의 탄소 원자를 가지는 α-올레핀류, 예를 들어, 에틸렌, 프로필렌, 4-메틸-1-펜텐, 1-헥센, 1-데센, 1,7-옥타디엔, 및 1,6-옥타디엔 또는 이소부틸렌이 바람직하다.
특정한 결과를 얻기 위해 올레핀 CTA를 사용하기 위한 최적조건은 본 기술분야에서 숙련된 자에 의해 실험적으로 용이하게 정해질 수 있는 것으로, 본 발명자들은 일반적으로 α-올레핀류(예를 들어, 에틸렌, 프로필렌, 1-헥센, 1-데센, 4-메틸-1-펜텐)은 가장 효과적인 올레핀 CTA류이며, 1,1-이치환 올레핀류(1,1-disubstituted olefins)(예를 들어, 이소부틸렌)는 덜 효과적임을 알았다. 다시 말하면, 모든 다른 것들을 동일하게 하고, 주어진 분자량을 얻기 위해 요구되는 이소부틸렌의 농도는 에틸렌이 CTA로 선택된 경우보다 더 높을 수 있다.
전술한 바와 같이, 본 발명에 따른 구현예에 포함되는 폴리머는 특히 전기적 또는 전자적 디바이스에 특히, 광한정성 조성물에 사용되도록 하는 우수한 물리적 특성을 가진다. 이러한 특성은 이에 제한되는 것은 아니나, 낮은 수분 흡수성(2중량% 미만), 저유전상수(3.9 미만), 저모듈러스(4기가 파스칼(GPa) 미만), 전자적 및 광전자적 디바이스 공정에 적합한 경화 온도 및 일반적인 포토리소그래피(photolithographic) 현상제를 포함하는 많은 일반적인 유기 용매에 대한 비-가교결합 폴리머 또는 폴리머 필름의 비-가교결합 부분의 용해도를 포함한다.
본 발명의 몇몇의 구현에서, 사용된 폴리머 조성물은 낮은 K 폴리머, 다시 말하면, 이러한 폴리머의 광한정성 수단에 의해 형성되는 3.9 미만의 유전상수를 가지는 경화 폴리머, 필름, 층 또는 구조를 포함한다. 몇몇의 구현예에서, 이러한 경화 폴리머, 필름, 층 또는 구조는 2.5, 몇몇의 경우 2.3, 그리고, 다른 경우에는 2.2 정도로 낮은 유전상수를 가질 수 있다. 상기 범위의 유전상수는 전기적 및/또는 전자적 디바이스에서 전송 지연의 감소 및 도전성 라인들 사이의 혼선을 완화하기에 충분히 낮은 것으로 이해될 수 있다. 폴리머, 폴리머 조성, 폴리머 조성을 함유하는 광한정성 폴리머 조성물 및/또는 이러한 광한정성 폴리머 조성물로부터 유래된 경화층 및/또는 필름의 유전 상수는 상기한 어떠한 값들 사이에서 달라질 수 있다.
본 발명에 따른 구현예에 사용되는 폴리머는 이롭게도 낮은 모듈러스를 갖는다. 그러므로, 본 발명에 따라 형성된 몇몇 경화된 폴리머, 필름, 층 또는 구조는 4.0GPa 미만, 및 0.3GPa정도, 기타 0.2GPa 정도, 이외에도 0.1GPa정도의 낮은 모듈러스를 가진다. 본 기술분야에서 숙련된 자는 모듈러스가 너무 높으면, 이러한 높은 모듈러스 필름은 또한, 일반적으로 높은 내적 스트레스(internal stress)를 가지며, 이로 인하여 신뢰성 문제(reliability issue), 예를 들어, 전자제품 패키지에서의 다이 크레킹(die cracking)이 야기될 수 있음을 알 수 있다.
다른 예시적인 경화 폴리머, 필름, 층 또는 구조에서, 수분 흡수성의 정도는 일반적으로 2중량% 미만, 몇몇의 경우에서 0.8중량% 미만, 그리고, 다른 경우에서 0.3중량% 미만이다. 여기에 사용된 바와 같은 "수분 흡수성(moisture absorption)"은 ASTM D570-98에 따라 샘플의 증가 중량을 측정함으로써 정하여질 수 있다.

본 발명의 구현예에 따라 형성된 경화 폴리머, 필름, 층 또는 구조는 적어도 170℃, 몇몇의 경우에서 적어도 200℃, 그리고, 몇몇의 경우에서 적어도 220℃ 내지 350℃ 정도로 높은 유리전이온도(Tg)를 유리하게 가진다. 몇몇의 구현예에서, Tg는 325℃ 정도로 높고, 다른 구현예에서는 300℃ 정도로 높으며, 몇몇의 구현예에서는, 280℃ 정도로 높다. 유리하게, 이렇게 높은 Tg는 널리 다양한 적용처 및 장치에서 경화 폴리머, 필름, 층 또는 구조가 사용될 수 있도록 한다. 비-제한적인 예로서, 300℃ 이상, 그리고 몇몇의 경우에는 350℃ 이상의 Tg는 IC류와 같은 마이크로전자 공학 디바이스 패키징에 사용되는 것과 같은 성공적인 솔더 리플로우 공정에 충분하다. 폴리머의 유리전이온도는 상기에 나타낸 어떠한 값들 사이에서 달라질 수 있다. 본 명세서에서 언급된 바와 같이, Tg는 ASTM D5026-95에 따른 TA Instruments, New Castle, DE에서 이용가능한 Rheometric Scientific Dynamic Analyzer Model RDA Ⅱ에서의 동역학적 분석(Dynamic Mechanical Analysis; DMA)를 사용하여 정하여진다(온도: 주위 온도 ~ 400℃, 5℃/min 속도로).
또한, 경화 중합체, 필름 또는 층은 적합한 공정 후에 좋은 결합강도를 나타낸다. 즉 다시 말해서, 본 발명의 몇몇의 구현예는 적어도 10 MPa의 결합전단강도를 가지는 결합이 되고, 한편 다른 구현예는 적어도 20 MPa의 결합전단강도를 가지는 결합이 된다. 본 명세서에서 언급된 바와 같이, 결합전단강도는 Zeta 데이터로그(datalog)/통계 시스템 버젼 4.4 소프트웨어를 갖는 Quad Group, Romulus Ⅲ-A Universal Materials Tester를 사용하여 측정된다. Die Shear Head 2182는 속도 설정은 패스트(fast)로, 그리고, 힘 설정은 980 Newtons으로하여 프로그램된 Die Bond Breaking Point Test을 수행하도록 사용되었다.
전술한 바와 같이, 본 발명의 구현예에서 사용되는 폴리머는 10,000 내지 500,000의 중량평균분자량(Mw)을 가진다. 몇몇의 구현예에서는, 적어도 30,000부터, 다른 구현예에서는 적어도 60,000부터, 그리고, 또 다른 구현예에서는 적어도 90,000부터의 Mw를 가지는 것이 사용되는 폴리머에 대해 유리하다. 폴리머의 Mw의 상한 범위를 최대 400,000, 다른예에서는 최대 250,000, 그리고, 또 다른예에서는 최대 140,000로 제한하는 것이 몇몇의 이러한 구현예에 대해 유리하며, 여기서 Mw는 폴리(스티렌) 기준을 사용하여 겔투과크로마토그래피(GPC)에 의해 정해진다. 본 발명에 따른 어떠한 구현예에서 사용된 폴리머의 선택된 Mw는 이로부터 유래된 경화 폴리머, 필름, 층 또는 구조에 원하는 물리적 특성을 제공하기에 충분하게 되도록 선택될 수 있는 것으로 이해될 수 있다. 나아가, 이러한 실시예에 포함된 폴리머의 Mw는 상기에 주어진 어떠한 Mw 값의 범위에서 달라질 수 있는 것으로 이해될 수 있다.
본 발명에 따른 어떠한 구현예들에서 사용된 폴리머 조성물은 결과 조성물 뿐만 아니라, 이러한 조성물로부터 형성된 코팅된 층 및 경화된 층에 상기한 원하는 물리적 특성을 제공하기에 충분한 양의 폴리머를 포함한다. 본 발명의 구현예에 유용한 예시적인 폴리머 조성물에, 폴리머는 광한정성 폴리머 조성물의 적어도 10중량%, 다른 예에서, 적어도 15중량%, 그리고 또 다른 예에서, 적어도 25중량%의 양으로 존재하는 것이 유리하다. 또한, 몇몇의 이러한 조성물에서, 폴리머의 상한 범위를 폴리머 조성물의 최대 60중량%, 다른예에서, 최대 50중량%, 그리고, 또 다른 예에서, 최대 40중량%의 양으로 제한하는 것이 유리하다. 폴리머 조성물에 존재하는 폴리머의 양은 상기한 어떠한 값들 사이에서 달라질 수 있으며, 이러한 양은 특정한 적용처에서 요구사항 및 폴리머 조성물이 기판에 적용되는 방법에 따라 선택된다. 또한, 본 발명의 구현예에 유용한 많은 폴리머 조성물은 광한정성 조성물인 반면에 다른 유용한 폴리머 조성물은 아닌 것으로 이해될 수 있을 것이다.
또한, 이러한 상기한 폴리머 조성물은 폴리머 조성물 형성에 사용되는 폴리머 및 기타 첨가물에 대한 운반체(carrier)로서 작용하는 반응성 및/또는 비-반응성 조성물로부터 선택되는 적절한 용매를 포함한다. 이러한 용매는 하나 이상의 탄화수소 용매, 방향족 용매, 시클로지방족 시클릭 에테르, 시클릭 에테르, 아세테이트, 에스테르, 락톤, 케톤 및 아미드와 같은 비-반응성 화합물 또는 지방족 모노- 및 멀티비닐 에테르, 시클로지방족 모노- 및 멀티비닐 에테르, 방향족 모노- 및 멀티비닐 에테르 및 시클릭 카보네이트와 같은 반응성 화합물일 수 있다. 그러므로, 몇몇의 경우에, 용매는 오로지 비-반응성 화합물로 부터, 다른 경우는 오로지 반응성 화합물로 부터, 그리고 또 다른 경우에는, 반응성 및 비-반응성 화합물 모두의 혼합물로부터 선택될 수 있는 것으로 이해될 수 있다. 또한, 상기한 어떠한 경우에 있어서, 용매는 어떠한 단일 화합물 또는 어떠한 적절한 화합물의 혼합물을 추가적으로 포함할 수 있다. 특히 적절한 용매의 비-제한적인 예로는 시클로헥센, 벤젠, 톨루엔, 자일럼(xylem), 메시틸렌, 테트라하이드로퓨란, 아니솔(anisole), 테르펜노이드(terpenenoid), 비스(4-비닐옥시페닐)메탄, 시클로헥사논 및 2-헵타논(MAK)과 같은 비-반응성 화합물; 및 시클로헥센 옥사이드, α-피넨 옥사이드, 2,2'-[메틸렌-비스(4,1-페닐렌옥시메틸렌)]비스-옥시란 및 1,4-시클로헥산디메탄올 디비닐 에테르와 같은 반응성 화합물을 포함한다.
나아가, 몇몇 예시적인 구현예에서, 반응성 희석제로는 구조 단위 Ⅵ 및 Ⅶ:
Figure 112008070468164-pct00008
로 기술되는 화합물 및 에폭사이드류로부터 선택된 하나 이상의 화합물을 포함한다. 여기서, R10은 C1 내지 C20 선형, 분지형 및 환형 알킬, 알킬렌, 아릴렌, 2 내지 6 탄소 원자를 포함하는 알킬렌 옥사이드, 폴리(알킬렌 옥사이드)로 부터 선택된 연결기(linking group)이고, 여기서, 반복 그룹의 알킬렌 부분은 2 내지 6 탄소 원자를 가지며, 폴리(알킬렌 옥사이드)는 50 내지 1,000의 분자량을 가지며, -[-R13-N-C(O)-O-]m-R13-에서, 각각의 R13은 독립적으로 C1 내지 C20 선형, 분지형 및 환형 아킬렌, 아릴렌 및 알킬렌 아릴로 부터 선택되고, m은 1 내지 20의 정수이고; R11은 C1 내지 C20 선형 및 분지형, 알킬 및 알킬올(alkylol)로부터 선택된다.
다른 예시적인 반응성 희석제로는 페닐 비닐 에테르, 1,4-부탄디올 디비닐 에테르(1,4-butanediol divinyl ether), 1,6-헥산디올 디비닐 에테르(1,6-hexanediol divinyl ether), 1,8-옥탄디올 디비닐 에테르(1,8-octanediol divinyl ether), 1,4-디메타놀시클로헥산 디비닐 에테르, 1,2-에틸렌 글리콜 디비닐 에테르, 1,3-프로필렌 글리콜 디비닐 에테르, 에틸 비닐 에테르, 프로필 비닐 에테르, 부틸 비닐 에테르, 이소부틸 비닐 에테르, 시클로헥실 비닐 에테르, 옥틸 비닐 에테르, 데실 비닐 에테르, 도데실 비닐 에테르, 옥타데실 비닐 에테르, 1,4-부탄디올 비닐 에테르, 1,6-헥산디올 비닐 에테르, 및 1,8-옥탄디올 비닐 에테르로부터 선택되는 하나 이상의 물질을 포함한다.
이러한 폴리머 조성물 형성시, 상기한 용매는 일반적으로 조성물의 적어도 15중량% 내지 90중량% 정도의 양으로 존재한다. 몇몇의 구현예에서 적어도 30중량%의 하한치가 적합하고, 더 다른 예로, 조성물의 적어도 50중량%이 적합하다. 이러한 광한정성 폴리머 조성물에 존재하는 용매의 양은 조성물의 특성이 기판을 코팅하기 위해 선택된 방법 및 적절한 두께를 가지는 층을 제공하기에 적합하게 되도록 상기한 어떠한 값의 범위에서 달라질 수 있다. 상기한 용매는 반응성 화합물을 포함하는데, 이러한 화합물은 일반적으로 폴리머 조성물을 형성하도록 사용된 용매의 적어도 0.5% 내지 100%의 양으로 존재한다. 몇몇의 이러한 구현예에서, 하한치가 적어도 2.5중량%으로, 다른 예에서는 적어도 7.5중량%인 것이 유리하다. 이러한 특성의 비-제한적인 예로는 용매의 점도 및 증발속도를 포함한다.
본 발명의 구현예에 사용된 폴리머 조성물은 용매를 포함하기 때문에 이러한 구현예는 실온에서 전형적으로 액체 형태이고, 적어도 100센티포이즈(cps) 내지 최대 25,000cps의 범위에서 용액 점도를 부여하기에 적합한 양의 폴리머, 용매 및 기타 첨가물을 가진다. 이러한 용액 점도는 일반적으로 Brookfield Engineering Laboratories, Middleboro, MA로부터 이용가능한 Brookfield DV-E 점도계에 장착된 적절하게 선택된 스핀들(spindle)을 사용하여 25℃에서 측정된다. 본 발명에 따른 구현예의 용액 점도는 이러한 조성물의 여러 성분의 농도를 변경하여 조절되는 특성이며, 이러한 성분은 이로써 제한하는 것은 아니지만 상기한 폴리머 및 용매를 포함하며, 여기서, 용매의 변경은 둘 모두 존재하는 경우, 반응성 및 비-반응성 화합물의 비율의 변경을 포함한다. 또한, 적절한 용액 점도의 선택은 적어도, 기판을 폴리머 조성물로 코팅하기 위해 사용되는 방법 및 원하는 결과 층/필름의 두께와 관련된다. 그러므로, 폭넓은 범위의 용액점도가 상기에 제공되며, 폴리머 조성물 구현예의 특정한 용액 점도는 이러한 범위에 해당하는 어떠한 값을 가질 수 있는 것으로 이해될 것이다.
또한, 이러한 폴리머 조성물은 광자적으로 촉매를 형성하는 물질을 포함할 수 있고, 여기서 형성된 촉매는 폴리머의 가교결합을 개시하는 작용을 한다. 촉매를 광자적으로 형성하는 적절한 물질은 이에 한정되는 것은 아니나, 광산발생제 및 광염기 발생제를 포함한다.
이러한 폴리머 조성물이 촉매를 광자적으로 형성하는 물질을 포함하는데, 이러한 조성물은 직접적으로 광한정가능한 조성물일 수 있으며, 이러한 조성물로된 층은 적절한 화학방사선에 이미지와이즈(imagewise) 노출되며, 촉매는 단지 이러한 방사선에 노출된 필름의 일부에만 형성된다. 이러한 광한정성 구현예들은 일반적으로 폭넓게 다양한 전자 및 광전자 응용에 유용한 네거티브-워킹 감광성(negative-working photosensitive) 폴리머 조성물이다. 이러한 응용의 몇몇의 비제한적인 예로는 전기적 접촉 및/또는 다이 싱귤레이션(die singulation)에 사용되는 영역에 대응되는, 이에 형성된 오프닝(openings)을 갖는 반도체 웨이퍼에 적용되는 패턴화된 본딩층을 포함한다. 이러한 예시적인 구현예에 추가적으로, 광한정성 폴리머 조성물은 환경적 및 기계적 외력에 대항하여 보호되도록 집적회로의 패키징에 유전체 층 또는 구조를 형성할 수 있다. 아울러, 이러한 구현예들은 통상적인 칩 스케일 및 마이크로프로세서와 같은 로직 디바이스(logic divices)의 웨이퍼 레벨 패키징(wafer level packaging), 주문형 반도체(Application Specific Integrated Circuits; ASICs), 개별 부품(discrete), 메모리 및 수동 소자(passive devices) 뿐만 아니라, 이러한 층이 이로울 수 있는 다양한 디스플레이 장치(device) 및 기타 광전자 장치(device)에 유용한다. 본 발명의 또 다른 예시적인 구현예는 반도체 이미지 센서 장치의 센서 어레이로부터 공간을 두고 있지만, 그위에 고정되는 유리 또는 플라스틱 커버를 제공하는 것이다. 여기서, 사용하는 폴리머 조성물은 커버를 고정적으로 부착시키고, 이미지 어레이로부터 적절한 공간을 제공하도록 하는 작용을 한다. 그러므로, 광한정성 폴리머 조성물은 이러한 광한정성 폴리머 조성물을 층, 필름 혹은 구조로 포함시키는 것이 이로운 폭넓은 마이크로전자, 전자 또는 광전자 장치의 제조에 사용될 수 있다.
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광자적으로 촉매를 형성하는 물질로서 광산발생제가 본 발명의 폴리머 조성물에 포함되는 경우에, 이러한 광산발생제로는 오니움(onium)염, 할로겐-함유 화합물 및 설포네이트로부터 선택된 하나 이상의 화합물을 포함할 수 있다. 본 발명의 구현예에 유용한 적당한 광산 발생제의 비-제한적인 예로는, 4,4'-디터셔리부틸페닐 이오도니움 트리플레이트(4,4'-ditertiarybutylphenyl iodonium triflate); 4,4',4"-트리스(터셔리 부틸페닐)술포니움 트리플레이트(4,4',4"-tris(tertiary butylphenyl)sulphonium triflate); 디페닐이오도니움 테트라키스(펜타플루오로페닐)술포니움 보레이트; 트리아릴술포니움-테트라키스(펜타플루오로페닐)-보레이트; 트리페닐술포니움 테트라키스(펜타플루오로페닐)술포니움 보레이트; 4,4'-디터셔리부틸페닐 이오도니움 테트라키스(펜타플루오로페닐)보레이트; 트리스(터셔리 부틸페닐)술포니움 테트라키스(펜타플루오로페닐)보레이트 및 4-메틸페닐-4-(1-메틸에틸)페닐 이오도니움 테트라키스(펜타플루오로페닐) 보레이트로부터 선택된 하나 이상의 화합물을 포함한다.
이러한 광산발생제는 전형적으로 경화 및 가교결합을 촉진 또는 유도하기에 충분한 정도로 존재한다. 본 발명에 따른 몇몇의 구현예에서, 적어도 0.5중량%(wt%) 내지 최대 10중량% 정도가 충분한 수준이다. 다른 구현예에서, 광한정성 폴리머 조성물의 적어도 0.75중량%, 또 다른 예에서, 적어도 1중량%의 하한치가 적절하다. 본 발명의 구현예에 존재하는 광산발생제의 양은 광한정성 조성물이 사용되는 적용처의 요구사항에 충족되도록 상기한 어떠한 값 사이에서 달라질 수 있다.
본 발명의 예시적인 구현예에 사용된 폴리머 조성물은 본 발명에 따른 광한정성 폴리머 조성물을 배합 및 사용하기 위한 필요한 것과 같은 다른 적절한 성분 및/또는 물질을 포함할 수 있는 것으로 이해될 수 있다. 이러한 다른 적절한 성분 및/또는 물질은 감광제 성분, 반응성 및 비-반응성 용매, 촉매 포착제(scavengers), 접착 촉진제, 항산화제 등에서 선택된 하나 이상의 성분을 포함한다.
적합한 경우에, 하나 이상의 감광제 성분은 본 발명의 구현예에 사용된 광한정성 폴리머 조성물에 포함될 수 있다. 일반적으로, 감광제(sensitizers)는 특정 타입 또는 파장의 화학방사선에서, 이에 포함된 폴리머에서 광산발생제 또는 광염기발생제가 가교결합을 효과적으로 개시하도록 한다. 이러한 적합한 감광제 성분은 이에 제한되는 것은 아니나, 안트라센(anthracenes), 페난트렌(phenanthrenes), 크리센(chrysense), 벤즈피렌(benzpyrenes), 플루오란텐(fluoranthens), 루브렌(rubrenes), 피렌(pyrenes), 잔톤(xanthones), 인단트렌(indanthrenes), 티오잔텐-9-원스(thioxanthen-9-ones) 및 이들의 혼합물을 포함한다. 몇몇의 예시적인 구현예에서, 적합한 감광제 성분은 2-이소프로필-9H-티오잔텐-9-원, 4-이소프로필-9H-티오잔텐-9-원, 1-클로로-4-프로폭시티오잔톤, 페노티아진 및 이들의 혼합물을 포함한다.
광자적으로 촉매를 형성하는 물질 및 감광제 성분 모두 갖는 본 발명의 예시적인 구현예에 사용되는 폴리머 조성물에서, 감광제 성분은 광한정성 폴리머 조성물에 조성물의 적어도 0.1중량% 내지 10중량% 정도의 많은 양으로 존재할 수 있다. 다른 구현예에서, 하한치가 광한정성 폴리머 조성물의 적어도 0.5중량%, 다른 예에서 적어도 1중량%가 적합하다. 이러한 광한정성 폴리머 조성물에 존재하는 감광제 성분의 양은 상기한 어떠한 값들 사이에서 달라질 수 있다.
본 발명에 따른 몇몇의 구현예에서, 촉매 포착제가 이러한 구현예에 사용되는 광한정성 폴리머 조성물에 포함된다. 유용한 포착제는 산포착제(acid scavengers) 및/또는 염기포착제(base scavengers)를 포함한다. 본 발명에 사용될 수 있는 적합한 염기포착제의 비-제한적인 예로는 트리플루오로 메틸설폰아미드이다. 본 발명에 사용될 수 있는 산포착제의 비-제한적 예로는 어떠한 이성질체 형태의 피리딘, 페노티아진, N-메틸페노티아진, 트리(n-프로필 아민), 트리에틸아민 및 루티딘(lutidine)로부터 선택된 것과 같은 2차 아민류 및/또는 3차 아민류를 포함한다.
촉매 및 촉매포착제를 모두 광자적으로 형성할 수 있는 물질을 가지는 이러한 광한정성 폴리머 조성물에서, 후자는 조성물의 적어도 0.0005중량% 내지 5중량% 정도의 양으로 광한정성 폴리머 조성물에 존재될 수 있다. 다른 구현예에서, 광한정성 폴리머 조성물의 적어도 0.05중량%로, 또 다른 구현예에서, 적어도 0.25중량%로의 하한치가 적합하다. 이러한 광한정성 폴리머 조성물에 존재하는 촉매포착제의 양은 상기한 어떠한 값들 사이에서 달라질 수 있다.
본 발명의 몇몇 구현예에서, 사용된 폴리머 조성물에 접착 촉진제를 첨가하는 것이 유리하다는 것을 발견하였다. 일반적으로 어떠한 이러한 접착 촉진제는 중합체 조성물의 몇몇 다른 성분과 혼화성이 있으며, 이러한 조성물의 사용은 본 발명에 사용될 수 있는 것으로 의도된다. 적합한 접착촉진제는 광한정성 폴리머 조성물의 코팅층과 이 것이 코팅되는 기판 사이의 결합 강도를 향상시킨다. 본 발명의 예시적인 구현예에서, 접착촉진제는 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 3-아미노프로필 트리에톡시실란 및 식Ⅴ:
Figure 112010033417834-pct00009
로 나타내어지는 화합물로부터 선택되는 하나 이상의 화합물을 포함하며, 여기서, z는 0, 1 또는 2이고; R8은 C1 내지 C20 선형, 분지형, 및 환형 알킬렌, 2 내지 6개의 탄소를 포함하는 알킬렌 옥사이드 및 폴리(알킬렌 옥사이드)로 부터 선택되는 연결기이며, 여기서, 반복 그룹의 알킬렌 부분은 1 내지 6개의 탄소 원자를 포함하고, 폴리(알킬렌 옥사이드)는 50 내지 1,000의 분자량을 가지고; 각각의 R9는 독립적으로 C1 내지 C4 선형 및 분지형 알킬로부터 선택되며; 그리고, 각각의 R18은 H 및 C1 내지 C4 선형 및 분지형 알킬로부터 선택된다. 본 발명의 몇몇의 구현예에서, 접착 촉진제가 적합한 단량체로 부터 유도되는 첨가(additional) 또는 택일적인(alternate) 반복 단위로 사용되는 폴리머 조성물을 형성하기 위해 사용되는 폴리머의 백본에 포함될 수 있음을 유의하여야 한다. 이러한 폴리머에서 접착촉진을 제공하도록 반복 단위로서 포함될 수 있는 예시적인 모노머는 이에 제한되는 것은 아니나 트리메톡시실릴 노보넨, 트리에톡시실릴 노보넨 및 트리메톡시실릴 에틸 노보넨을 포함한다.
본 발명의 구현예에 사용되는 폴리머 조성물을 형성하도록 사용되는 예시적인 폴리머는 상기한 식Ⅰ으로 표현되는 노보넨-타입 모노머로부터 유도되는 적어도 두 개의 구별되는 타입의 반복단위를 포함한다. 이러한 구현예를 보다 자세하게 설명하면, 이러한 구별되는 타입의 노보넨-타입 모노머 중 하나는 에폭시 관능기를 가지는 적어도 하나의 펜던트기, 예를 들어, 메틸 글리시딜 에테르와 같은 알킬 글리시딜 에테르 펜던트기 또는 에폭시 옥틸과 같은 에폭시 알킬 펜던트기를 가지고, 이러한 구별되는 타입들 중 또 다른 하나는 적어도 하나의 아랄킬 펜던트기, 예를 들어, 페네틸 펜던트기를 갖는다.
이러한 폴리머 조성물이 두 개 이상의 구별되는 타입의 노보넨-타입 모노머로부터 제조된 폴리머를 포함하는 경우, 이러한 모노머들은 상기에 기술된 모노머와 구별된다. 다시 말해서, 이러한 모노머는 상기한 제 1 및 제 2 타입의 모노머와 다른 원자 또는 다른 원자수 또는 위치를 갖는 펜던트기를 갖는다.
단지 예시(illustration)의 목적을 위해, 하나의 예시적인 광한정성 폴리머 조성물은 다음 세 가지의 예시적인 노보넨-타입 모노머, 30% 데실 노보넨, 40% 페닐 에틸 노보넨 및 30% 글리시딜 메틸 에테르 노보넨(몰%)과 적절한 양의 다음의 첨가제: Rhodia로 부터 이용가능한 Rhodorsil?PI 2074 (4-메틸페닐-4-(1 메틸에틸)페닐이오도니움 테트라키스(펜타플루오로페닐)보레이트); Lambson Group Inc.로부터 이용가능한 SpeedCure?CPTX 1-클로로-4-프로폭시-9H-티오잔톤; 페노티아진(Aldrich Chemical Company), Ciba Fine Chemicals로부터 이용가능한 Irganox?1076 항산화제 (3,5-디-터트-부틸-4-하이드록시하이드로신나메이트); 1,4-디메탄올시클로헥산 디비닐 에테르 및 3-글리시독시프로필트리메톡시실란 (3-GTS 또는 A-187)을 포함하는 반응기 장입물을 중합하여 제조된 폴리머를 포함한다. 다음의 실시예에서 알 수 있듯이, 상기 폴리머 조성물은 가능하고 이로운 많은 조성물 중 단지 하나에 불과하다.
본 발명에 따른 구현예들은 기판 표면상에 광한정되거나 광한정되지 않은 폴리머 조성물의 층을 형성하는 방법과 이러한 층을 반도체 웨이퍼 공정 및 칩 패키징에 유용한 구조를 형성하도록 사용하는 방법에 관한 것이다. 예를들어, 화학적 기계적 연마 공정을 사용하는 웨이퍼 박층화 공정 또는 평탄화 공정(planarization process) 및/또는 적층 칩 어레이를 갖는 칩 패키지 (도. 2, 5 또는 6 참조). 후술하는 바와 같이, 본 발명에 따른 몇몇의 구현예는: 기판을 제공하는 단계, 기판 표면을 층(layer)이 형성되도록 폴리머 조성물로 코팅하는 단계, 적절한 화학방사선에 상기 층을 이미지 와이즈 노출하는 단계(imagewise exposing); 표면에 패턴화 층 또는 구조 패턴을 형성하도록 층의 비노출된 부분을 제거하여 패턴을 현상하고 남은 부분을 경화하는 단계를 포함한다. 다른 구현예는 또한, 화학방사선에 노출하는 것을 포함하며 한편으로, 이미지와이즈 노출보다 오히려 블랭킷(blanket) 노출을 포함하고 따라서, 이러한 구현예는 일반적으로 현상단계를 포함하지 않는다.
몇몇 구현예에서, 코팅 바로전에 기판 표면을 플라즈마 방전에 노출시켜서, 기판 표면위에 형성되는 폴리머 필름의 기판 표면에 대한 접착이 유사한 처리되지 않은 표면에 비하여 개선되도록 기판 표면을 전처리하는 것이 유리하다. 한편, 산소 플라즈마 또는 산소/아르곤 플라즈마가 모두 실리콘 기판 처리에 효과적인 것으로 알려졌으며, 비제한적 예로는 실리콘 웨이퍼 기판의 표면을 산소/아르곤 플라즈마(50:50부피%)에 300 watts로 파워가 설정된 March RIE CS 4701 플라즈마 발생기에서 300m Torr의 압력으로 30초 동안 노출하는 것이고, 다른 적절한 가스 또는 가스 혼합물 및 다른 적절한 반응기 조건이 사용될 수 있다.
어떠한 적절한 방법의 코팅이 기판을 폴리머 조성물로 코팅하도록 사용될 수있다. 예시적인 구현예에서, 적절한 코팅 방법은 이에 제한되지 않으나, 스핀 코팅, 딥 코팅, 브러쉬 코팅, 롤러 코팅, 스프레이 코팅, 솔루션 캐스팅, 유체베드 증착(fluidized bed deposition), 압출 코팅, 커튼 코팅, 미니스커스(meniscus) 코팅, 스크린 또는 스텐실 프린팅 등을 포함한다. 본 발명의 예시적인 구현예에서, 스핀 코팅은 간단하며 전류 마이크로-전자 공정과 양립가능하므로 상기한 폴리머 조성물의 필름 형성에 전형적으로 사용된다.
몇몇의 구현예에서, 기판을 폴리머 조성물의 층으로 코팅한 후, 층은 코팅층 또는 필름으로부터 어떠한 잔여 용매 또는 다른 휘발물이 필수적으로 모두 제거되도록 먼저 임의로 제 1 온도로 가열된다. 유리하게, 이러한 제 1 가열은 또한 코팅 공정으로 인한 층에서 어떠한 외력(stress)이 풀어지게 할 수 있다. 아울러, 이러한 가열은 제 1 가열을 하지 않았을 때보다 더 내구성 있는 단단한 층이 되도록 한다. 이러한 제 1 가열은 후속 공정에서의 취급을 보다 편리하게 할 뿐만 아니라 층이 보다 균일한 패턴이 되도록 한다.
이러한 제 1 가열에 대한 적절한 조건은 이로써 제한하는 것은 아니나, 층의 어떠한 잔여 용매를 필수적으로 모두 제거함과 더불어 이러한 층의 산화과정 또는 열개시경화가 진행되는 것을 막기에 충분한 것들을 포함한다. 이러한 제 1 베이크(bake) 조건은 배합물에 함유되어 있는 폴리머의 성분에 따라 부분적으로 달라질 수 있으며, 다음의 예시적인 조건은 설명적인 것이다. 이로써 제한되는 것은 아니나, 적절한 시간 및 온도로 각각 1분 내지 30분 미만, 그리고, 75℃ 내지 150℃를 포함한다. 나아가, 적절한 제 1 가열 조건은 진공, 공기 또는 질소, 아르곤 및 헬륨과 같은 불활성 기체 분위기에서의 가열을 포함한다.
그 후헤, 상기한 코팅층은 일반적으로 화학방사선의 어떠한 적절한 공급원에 노출된다. 비-제한적인 예로, 화학방사선은 190nm 내지 700nm, 몇몇의 경우, 300nm 내지 500nm, 그리고 다른 경우에, 360nm 내지 440nm 파장의 자외선 또는 가시광선이다. 추가적인 비-제한적 예로, 노출에 대한 이러한 화학방사선의 선량(dose)은 50mJ/㎠ 내지 3,000mJ/㎠이다.
본 발명의 몇몇의 구현예에서, 상기 층은 화학방사선 공급원 및 상기 층 사이에 포토마스크를 상기 층의 선택된 부분만이 화학방사선에 노출되도록 배치하여 이미지 와이즈 노출된다. 방사선에 노출되는 층의 일부에서, 광자적으로 촉매를 형성하는 물질은 폴리머 백본의 몇몇의 반복 단위에 포함된 펜던트 에폭시기의 가교결합을 개시한다. 이러한 가교결합은 노출된 부분내의 폴리머 물질을 일반적으로 용매에 불용성인 상태로 전환된다. 층의 비-노출된 구역은 일반적으로 그들의 초기의 용매 가용성인 상태로 남아 있어서, 비노출된 폴리머 물질을 용이하게 제거하도록 용매(전형적으로는 현상제를 의미함)를 사용할 수 있으며, 후에 나타낸 바와 같이 기판상에 배치된 패턴화 층 또는 구조의 패턴이 형성된다.
화학방사선에 노출 후 그리고, 수행될 수 있는 어떠한 현상단계 전에, 본 발명의 몇몇의 구현예는 일반적으로 노광후 베이크(post exposure bake)를 포함한다. 이러한 베이크는 광한정성 층의 노출된 부분내의 펜던트 에폭시기의 가교결합을 추가적으로 촉진하도록 사용될 수 있으며, 여기서 이러한 베이크의 증가된 온도는 노출에 의해 형성된 산 종류의 이동성을 증가시키므로, 이러한 산은 잔여 비-가교 에폭시기를 찾아서 이와 반응하며, 따라서, 추가적으로 이러한 노출된 구역에서의 가교결합의 정도를 증가시킨다. 노출된 부분내의 이러한 가교결합의 증가는, 노출된 부분과 비-노출된 부분 사이의 용해도 차이를 증가시킬 수 있는 것으로 이해되어야 하며, 여기서, 이러한 노출은 이미지와이즈 노출이다. 그러므로, 패턴 선명도(pattern definition)이 개선될 수 있다. 본 발명의 몇몇의 구현예에서, 노광후 베이크는 75℃ 내지 140℃ 이하의 온도로 1분 내지 20분의 시간 동안이다. 다른 구현예에서, 이러한 베이크는 85℃ 내지 110℃의 온도로 4분 내지 10분의 시간동안이다. 또한, 이러한 노광후 베이크는 전형적으로 불활성 분위기(예, 질소, 아르곤 또는 헬륨)하에서 수행된다.
본 발명의 몇몇의 구현예에서, 노광후 베이킹 후에, 기판상에 광한정성 층을 형성하는 방법은 이에 사용된 패턴 또는 구조를 현상하는 것을 포함한다. 일반적으로 이러한 현상은 노출된 층을 적절한 현상제 물질과 접촉하는 것을 포함한다. 어떠한 적절한 현상제 물질이 사용될 수 있으며, 적절한 현상제는 층의 가용성 부분(예, 비-가교된 부분)을 제거할 수 있는 물질이다. 이러한 현상제 물질은 이에 제한되지 않으나, 톨루엔, 메시틸렌, 자일렌, 시클로펜타논 및 2-헵타논(MAK)과 같은 용매를 포함한다.
또한, 상기한 구조의 패턴층을 현상하기 위한 어떠한 적절한 방법이 사용될 수 있다. 이러한 적절한 방법은 이에 제한되지 않으나, 분사(spray), 퍼들(puddle), 및/또는 침지(immersion) 현상기술을 포함한다. 분사 현상(spray development)은 현상용매의 원자화된 또는 달리 분산된 스트림의 연속적 스트림으로 폴리머를 중합체 코팅된 기판에 상기 기판에서 비-가교된 중합체(비-노출된)를 제거하기에 충분한 시간동안 분사하는 것을 포함한다. 폴리머 코팅된 기판은 알코올과 같은 적절한 용매로 최종 세정될 수 있다. 퍼들링 및 침지기술은 비-가교결합 폴리머가 용해되도록 현상용매를 전체의 패턴화 코팅상에서 퍼들링하거나 패턴화된 코팅기판을 현상 용매에 침지한 다음에 현상된 기판을 추가 현상용매 또는 다른 적절한 용매(예, 알코올)로 세정하는 것을 포함한다. 상기의 모든 현상기술에서, 현상된 코팅기판은 잔여 용매 및 용질을 제거하기 위해 고속으로 회전시킬 수 있고, 선택적으로 100℃ 내지 200℃의 온도에서 5 내지 90분 동안 현상 후 베이크 사이클이 가해질 수 있다.
도 1에 그 위에 광한정성 폴리머 조성물이 이미지와이즈 노출되고 및 현상된 층(패턴화층)를 갖는 반도체 기판(10)이 도시된다. 이 도면에 나타낸 바와 같이, 이러한 패턴화층은 상기한 현상공정에 의해 제거되지 않는 기판(10)상에 놓여있는 중합체 조성물 부분 (20) 및 이러한 현성 공정에서 제거되는 다른 부분을 나타내는 갭(30 및 40)을 일반적으로 포함한다. 도시된 바와 같이, 갭(30)은 본딩 패드(50)(또한, 전기 접촉부를 의미)를 노출하고, 갭(40)는 다이싱 레인(dicing lanes(다이 싱귤레이션에 사용))을 나타낸다. 도 1은 단지 구형 본딩 또는 전기 접촉부 및 다이싱 레인(dicing lane) 오프닝만을 도시하지만, 다른 구역도 오픈되어질 수 있으며, 이러한 구역은 이에 제한되는 것은 아니나, 다른 전기접촉부(즉, "인-본드(in-bond)" 구역) 또는 이미징 어레이(광전자 다이에서 발견될 수 있는 것과 같은)를 포함한다.
상기한 현상 후에, 본 발명에 따른 구현예는 선택적으로 현상 후 베이크되고, 후속적으로 경화되며, 여기서 이러한 경화는 도 2, 5 및 6에 도시된 구조를 형성하는 과정에서 코팅된 기판을 다른 기판에 결합시키는데 사용된다.
몇몇 구현예에서, 2 단계 경화 사이클이 사용될 수 있다. 예들 들어, 제 1 의 경화 사이클에서, 폴리머층은 5 내지 100psi 압력하에서, 30초 내지 120분 동안 110℃ 내지 300℃의 제 1 경화 온도로 가열된다. 이러한 제 1 경화 사이클은 가교 결합 가능한 성분의 연속적인 가교 결합으로 광한정된 특징(features) 및/또는 구조에 대한 초기 측벽 프로필(initial sidewall profile)을 제공하며, 기판들 사이에 제 1의 결합을 형성하는데 사용된다. 후속적인 제 2 경화 사이클에서, 본 발명의 구현예는 제 1의 경화 온도 보다 높은 제 2 경화 온도로 가열된다. 이러한 제 2 경화 온도는 일반적으로 110℃ 내지 300℃이고, 이러한 가열은 20 내지 120분 동안 계속되지만, 다시 더 짧은 시간 및/또는 더 긴 시간이 적절할 수 있다. 상기 제 2 경화 사이클의 효과는 기판의 결합이 완전하게 되도록 하고, 가교 결합가능한 성분의 가교 결합이 본질적으로 완전하게 되도록 하며 따라서, 결과물인 필름 및/또는 구조의 원하는 기계적, 물리적, 화학적 특성을 제공한다. 이러한 기판의 본딩(bonding)의 비제한적인 예는 원하는 전단 강도(shear strength), 저수분흡착특성, 저모듈러스, 및 몇몇 화학약품에 대한 저항성 및 제 2 측면 프로필(profile)의 달성이다. 이러한 광한정된 구현예에서, 일반적으로 수직(90°)이거나 이에 근접한 광한정된 특징(feature)의 초기 측면 프로필은 초기 측면 프로필에 비해 보다 더 경사진, 덜 수직인 제 2 측면 프로필로 제 2 가열에 의해 변경된다. 이러한 제 2 프로필은 60°내지 85°가 유리하다.
다른 구현예에서, 광한정된 폴리머 조성물은 단일 경화 사이클을 사용하여 경화된다. 다시 말해서, 이러한 구현예는 5 내지 100psi의 압력하에서 2분 내지 10시간 동안 120℃ 내지 300℃의 온도로 가열된다. 이러한 단일 경화 사이클은 상기한 바람직한 특성을 제공하기에 효과적임을 보여주고, 아울러, 덜 수직인 일반적으로 60°내지 85°인 초기 측면 프로필을 부가적으로 제공한다. 경화 사이클의 기술에서 제공된 시간, 온도 및 압력은 본 기술분야에서 숙련된자에게 단지 안내하기 위한 광범위한 의미로 이해될 것이다. 그러므로, 제공된 광범위한 범위에 포함되는 어떠한 그리고 모든 시간 및 온도는 본 발명에 범위 및 정신에 포함된다.
상기한 바에 따라, 이러한 경화 단계는 일반적으로 다른 기판에 코팅된 기판을 결합시키기 위해 사용된다. 예를 들어, 도 2를 참조하면, 폴리머 부분(180)에 의해 칩(170)에 반도체 다이(칩)(140)이 결합이다. 상기 결합된 구조를 생성하기 위해, 경화 사이클의 적어도 일부 도중에 칩에 압력을 적용하는 것이 유리한 것으로 밝혀졌다. 그러므로, 상기한 바에 따라, 2 단계의 경화 사이클은 오로지 제 1 가열 단계 도중에 이러한 압력을 적용하는 한편, 1 단계 경화 사이클은 계속적으로 압력을 제공한다. 또한, 도 2에서, 칩(140)은 부착 재료(130)에 의해 기판(120)에 고정적으로 부착되고, 칩(140 및 170) 모두는 칩(140)의 본딩 패드(145) 및 칩(170)의 본딩 패드(175)를 이러한 기판의 본딩 패드(들)(125)에 전기적으로 결합시키기 위한 와이어 본드(150)를 갖는다. 접착재료(130)는 본 명세서에서 기술되고 사용된 폴리머 조성물과 일치하므로 기술되지 않으나, 재료(130)는 매우 일관되고, 도 1에 도시된 일부분(20)을 형성하는 것과 동일한 수단으로 기판(120)에 적용되고 형성되는 것으로 이해될 수 있다.
광한정성 층의 선택 부분이 화학방사선에 노출되고, 후속적으로 패턴화되고 경화되는 경우에, 상기 층은 기판 표면의 적어도 일부를 덮고 있는 필름 또는 다수의 구조의 형태이다. 일반적으로, 필름 및 어떠한 결과적인 구조물이 원하는 두께를 갖는 것이 유리하다. 본 발명에 따른 구현예의 방법은 변경될 수 있고, 이 공정은 일반적으로 기판에 배치된 폴리머 조성물의 처음 도포된 두께가 더 얇은 최종 두께로 변화되도록 하므로, 두께에서 전형적인 변화를 측정하는 테스트는 원하는 최종 두께를 얻기 위한 수단으로서 초기 두께를 측정하도록 한다. 이러한 테스트, 예를 들어, 전체 공정을 통해 기판에 배치된 폴리머 조성물층 공정은 본 기술분야에서 숙련된 자의 능력에 포함된다.
원하는 최종 두께는 어떠한 적절한 두께일 수 있다. 다시 말해서, 필름이 사용되는 특정한 마이크로전자, 전자, 또는 광-전자 적용처에 적절한 어떠한 두께일 수 있다. 예를 들어, 본 발명에 의한 일 구현에는 도 2에 나타낸 바와 같이, 와이어 본드를 사용하여 둘 이상의 다이가 기판에 전기적으로 커플링될 수 있는 것으로 이해되며, 두께는 플립-칩 형태에서와 같이, 이러한 다이를 솔더 범프(bumps) 또는 볼(ball)을 통해 전기적으로 커플링시킨 구현예와는 다르다. 그러므로, 이러한 변경된 구현예는 5마이크론(μ) 내지 300μ의 최종 필름 두께를 가질 수 있다. 몇몇의 구현예에서, 이러한 두께는 10μ 내지 100μ이고, 또 다른예에서는 25μ 내지 75μ이다. 마지막으로, 얻어진 최종 필름 두께는 제공된 값의 어떠한 범위 또는 이 범위의 어떠한 조합내에서 달라질 수 있다.
화학방사선에 대한 노출 및 다양한 경화 단계의 결과로서, 가교결합 반응은 본질적으로 완료되고, 그 결과로 인한 패턴화 필름 및/또는 구조물은 사용된 실제 조성물 및 조성물의 실제 공정의 특징인 유리전이온도(Tg) 및 결합전단 강도를 가진다. 본 발명의 몇몇 구현예에서, 최종 경화 단계 후에, Tg는 일반적으로 275℃ 보다 크며, 결합전단강도는 일반적으로 10MPa이상이며, 종종 기판에 대한 재료의 고정이 실패로 되는데 요구되는 것보다 크다.
지금부터, 도 3 및 도 4를 참조하여, 본 발명의 또 다른 칩 적층을 형성하는 택일적인 중간단계를 나타낸다. 도 3에, 반도체 다이 또는 칩(340)는 이러한 칩 표면상에 놓이는 본딩 패드 또는 구역(345)을 가지는 것으로 도시된다. 칩(370)은 폴리머 구역들(382) 사이에 배치된 본딩패드(375)를 가지는 것으로 도시된다. 또한, 솔더 볼 또는 범프(360)는 패드(375)에 고정 및 전기적으로 결합된 것으로 도시된다. 도 3은 비규격 축적이고, 솔더 볼(360)은 인접한 폴리머 구역(382)을 넘어서 수직 방향으로 제 1 거리(392)까지 연장되는 것을 알 수 있다. 다음으로 도 4는 다른 형태의 칩 340 및 370을 도시한다. 도 3에서와 같이, 도 4의 칩 340 및 370은 각각 본딩 패드 345 및 375을 포함하고, 칩 370은 도 3에 도시된 바와 같은 동일한 방식으로 패드(375)에 고정 및 전기적으로 결합된 솔더 볼 또는 범프(360)를 추가적으로 가진다. 그러나, 도 3에 도시된 것과 다른 방식으로, 각각의 칩 340 및 370은 이에 배치된 폴리머 부분(384)를 가지며, 여기서 이러한 부분(384)은 총괄하여 본질적으로 도 3의 폴리머 부분(382)에 대한 두께와 같다. 그러므로, 각각의 부분 (384)는 부분 (382) 보다 더 얇고, 따라서, 부분 384을 초과하여 신장된 솔더볼(360)의 거리인 제 2 거리(394)는 제 1 거리(392) 보다 길다.
도 4의 구조의 형성은 도 3의 부분 (382) 보다 더 얇은 부분과 같은 패턴화된 폴리머 부분(384)을 제공하기 위해 필요한 추가 단계를 포함하며, 부분 (384)는 소규모의 기하학적 배열이 필요한 경우에 형성하기에 더 용이할 수 있다는 것을 주목하여야 한다. 덧붙여, 어떠한 적절한 방법에 의해 달성되는 솔더 볼(360)의 형성은 부분 (382)에 비하여 주어진 더 얇은 폴리머 부분 (384)가 달성되도록 하기에 더 용이할 수 있다.
지금부터 도 5 및 도 6을 참조하여, 본 발명의 또 다른 칩 적층 구현예를 나타낸다. 도 5는 두 개의 칩 적층을 나타내는데, 여기서 반도체 다이 또는 칩(370)은 압축된 솔더볼(365)을 통해 다이(340)과 전기적으로 커플링되고, 폴리머 부분(380)을 통해 다이(340)에 고정적으로 커플링되어 있다. 고정적인 그리고 전기적인 커플링은 도 4 또는 도 3에 도시한 구조에 따른 적절한 중간구조의 결합의 결과로 이해되며, 여기서, 도 2의 구조에 대해 상기한 바와 같이, 1단계 경화 및 결합 공정(cure and bond process) 혹은 2단계 경화 및 결합공정이 사용된다. 그러나, 도 3 및 도 4의 중간 구조는 모두 솔더 볼 또는 범프(360)을 포함하는 한편, 도 2의 구조는 이러한 범프(360)을 가지지 않으며, 이러한 결합 및 경화 공정에 사용되는 온도 및 압착력은 사용되는 특정한 솔더 물질에 적절하여야 한다. 도 5에 계소하여, 칩 (370) 및 칩 (340)의 이러한 전기적 커플링은 압축된 솔더볼(365)과 칩 (370)의 본딩 패드(375) 및 칩 (340)의 본딩 패드(348) 모두와의 전기적 접촉을 통해서이다. 칩 (340)은 이러한 칩의 반대면상에 놓이는 본딩 패드 (348) 및 (344)를 포함하고, 여기서 이러한 패드의 단지 하나만이 이러한 칩의 "활성(active)"면에 인접한다. 다시 말해서, 패드 (344) 또는 (348) 중 하나는 이러한 다이의 디바이스가 형성되는 다이(340)의 표면에 인접하고, 다른 하나는 반대면상에 놓인다. 비활성 표면상에 있는 본딩패드에 대한 전기적 커플링을 제공하는 어떠한 방법이 이러한 전기적 커플링의 제공에 사용될 수 있고, 예시적인 방법으로는, 이에 한정되는 것은 아니나, "관통 칩 바이어스(through chip vias)" 또는 "에지 금속화(edge metallization)"를 포함한다.
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도 5를 참고하여, 이의 상부표면상에 놓이는 본딩패드(225)를 갖는 기판(220)은 칩(340)에 전기적으로 및 고정가능하게 커플링됨을 알 수 있다. 고정가능한 커플링은 폴리머 부분(380)에 의한 칩(340)의 기판(220)에 대한 결합 및 본딩 패드 (225) 및 (344)의 이러한 커플링 효과를 나타내도록 압축된 솔더볼 또는 범프(365)를 통한 전기적 커플링의 결과이다. 본 발명의 몇몇의 구현예에서 칩 340 및 370이 우선 커플링된 후, 기판 220에 두번째로 커플링될 수 있으며, 또 다른 구현예에서 단일한 결합 및 경화 공정이 단일 공정으로 칩 340 및 370을 기판 220에 커플링하는데에 사용될 수 있다. 택일적으로, 칩 340 및 기판 220이 먼저 결합되고 그 후에 칩 370에 두번째로 결합될 수 있다.
이제 도 6에 본 발명의 또 다른 구현예를 나타내었다. 도 6에 도시된 구현예는 도 2 및 도 5에 도시된 구현예의 일부를 포함한다. 다시 말해, 도 6의 구현예는 전기적 커플링을 위해 와이어 본딩 및 압착된 솔더 볼 모두를 사용한다. 특히, 기판(420)은 이에 형성된 본딩 패드(425)를 갖는다. 칩(440)은 와이어 본드 패드(442) 및 솔더 본드 패드(444)를 포함하고, 여기서 패드 (442) 및 (425)는 본드 와이어(450)를 통해 전기적으로 결합된다. 칩(440)은 부착 재료 130(도 2)와 유사하며 및 이전에 이러한 도면에 대한 설명과 함께 나타낸 재료 (130)에 대한 대체물에 대한 사항에서 논의된 부착 재료(430)를 통해 또한, 기판(420)에 고정되도록 커플링된다. 도시된 바와 같이, 본딩 패드(475)를 갖는 칩(470)은 압축된 솔더볼(465)를 통해 칩(440)에 전기적으로 커플링되고, 솔더 본드 패드(444)에 접촉한다. 나아가 칩(470)은 폴리머 물질(480)을 통해 고정적으로 칩(440)에 커플링된다. 이러한 고정가능 및 전기적 커플링은 도 5에 대해 논의된 것과 동일한 수단으로 수행된다.
이롭게도, 본 발명의 구현예에서 전자 또는 광전자적 기판 사이의 강력한 결합을 형성하도록 사용된 폴리머 조성물을 형성하기 위하여 사용된 폴리머는 경화/결합 물질의 열분해에 의해 용이하게 제거될 수 있다. 그러므로, 이러한 물질은 425℃를 초과하는 온도로 적절한 시간동안 가열되는 경우에, 이러한 폴리머는 물질은 실제적으로 잔여물이 없도록 열분해할 수 있는 것으로 밝혀졌다. 이러한 특성은 이러한 특성이 유용한 반도체 다이의 회수 및 회수가 필요한 다른 물질을 회수할 수 있게 하는 점에서, 상기한 본 발명의 칩 적층 구현예에 유용한 것으로 이해된다. 그러나, 이러한 특성은 또한 두 개의 기판 사이 또는 기판과 정착물(fixture) 혹은 핸들 기판(handle substrate) 사이에 제거가능한 결합을 갖는 것이 요구되는 다른 구현예에 제공한다. 이러한 열 분해가능한 폴리머는 지방족 또는 시클로지방족 폴리카보네이트를 들 수 있다.
본 발명의 폴리머 조성물은 이미지와이즈 노출 및 후속적인 패턴 현상을 통해 또는 이에 의해 광한정되며, 몇몇의 구현예에서 비-이미지화된 필름을 제공하는 것이 바람직할 수 있다. 즉, 층 혹은 필름은 이에 형성된 패턴 혹은 이로 부터 형성된 구조를 갖는 않는다. 이러한 비-이미지화 구현예들은 이미지와이즈 노출이 "블랭킷 노출(blanket exposure)"(필름의 모든 부분이 화학방사선에 노출된다)로서 수행되거나 혹은 필름이 이러한 화학방사선에 전혀 노출되지 않는, 상기한 이미지 현상 공정을 사용하여 제공될 수 있다. 블랭킷 노출이 사용되는 경우에, 상기한 이미지 제공 공정은 현상단계 없이 완전하게 경화된 필름을 제공할 것이다. 화학방사선에 대한 노출이 없는 경우에, 상기 필름의 경화는 그 후, 단지 열공정에 의할 것이다. 그러므로, 촉매를 광자적으로 형성하기에 적절한 물질, 즉, 또한 촉매를 열적으로 형성하는 물질이 중합체 조성물에 포함되며, 필요하면, 상기 물질이 완전히 경화되도록 경화 시간 및 시간이 조절된다. 적합한 열적 산발생제는 상기의 오니움염, 할로겐 함유 화합물 및 설포네이트 등을 포함하고, 적절한 열경화제 또는 열 산발생제는 이에 제한되는 것은 아니나, 이미다졸류, 1차, 2차 및 3차 아민류, 4차 암모늄염, 안하이드라이드류, 폴리설파이드류, 폴리머캡탄, 페놀류, 카르복실산, 폴리아미드류, 4차 포스포니움염 및 이들의 조합을 포함한다. 마지막으로, 비-이미지화 필름이 제조되는 경우에, 이러한 필름은 적절한 어떠한 사진석판 이미징 및 패턴화 공정을 사용하여 패턴화될 수 있음을 유의하여야 한다. 다시 말해, 포토레지스트 물질의 층은 경화 비-이비지화된 층, 포토레지스트 층에 형성된 패턴 및 어떠한 적절한 수단에 의해 식각된 아래에 놓인 비-이미지화된 층상에 배치될 수 있다.
예를 들어, 도 7은 이러한 열분해 조성물의 이점을 취한 본 발명에 따른 구현예를 나타낸다. 도시한 바와 같이, 기판(520)은 폴리머 물질(580)을 통해 반도체 기판 또는 웨이퍼(540)에 커플링된다. 이러한 구현이 웨이퍼 박형화 공정에 관한 것인 경우에, 웨이퍼(540)의 활성 표면은 기판(520)과 마주보게 배치된다. 택일적으로, 이러한 구현예가 웨이퍼 평탄화 공정인 경우에, 웨이퍼(540)의 활성표면은 기판(520)으로부터 떨어져 마주보게 배치된다. 일반적으로, 웨이퍼(540)의 기판(520)에 대한 결합은 이미지와이즈 노출없이 달성되지만, 폴리머(380) 내에서 가교반응이 개시되도록 블랭킷 노출에 의하여 달성되거나 혹은 폴리머(380)이 상기한 열적 산 발생 물질을 포함하면, 노출이 행하여지지 않으며, 결합공정은 열적 수단에 의해 개시된다. 이러한 공정의 완결 후, 웨이퍼(540)는 상기한 바와 같이, 폴리머(580)의 열분해에 의해 기판(520)으로부터 분리될 수 있는 것으로 이해될 수 있다. 그러나, 이러한 분해에 대한 적절한 시간이 기술되는데, 이러한 시간은 관련된 부분에서 층(380)의 두께 및 웨이퍼(540) 사이즈와 관련될 수 있다.
본 발명의 코팅되고, 패턴화되고, 현상되고 그리고, 경화된 필름은 다른 특성 중, 저유전상수, 낮은 수분흡수성, 질김(toughness), 용매에 대한 크레이즈 저항성(craze resistance) 및 점착성과 같은 우수한 특성을 가진다. 적어도 몇몇의 이러한 특성을 갖는 폴리머 필름은 마이크로비아(microvias)와 같은 미세한 특징(feature), 고밀도 패키징 및 상호연결이 요구되는 마이크로전자 장치의 제작에 유용하다.
본 발명에 따른 광한정성 폴리머 조성물로 형성된 층 및 이들의 관련된 기판과 함께 본 명세서에서 기술된 방법을 사용하여 만든 경화 및 패턴화된 층, 필름 및 구조는 형성된 이러한 필름, 층 및 구조의 고온안정성 및/또는 다른 특성에서 유리할 수 있는 전기 및/또는 전자 장치의 부품과 뿐만 아니라, 다양한 광전자 장치에 유용하다. 몇몇의 예시적인 구현예에서, 전기 및/또는 마이크로전자 장치는 반도체 장치이다. 다른 예시적인 구현예에서, 전기 또는 전자 장치는 이로서 제한하는 것은 아니지만, 마이크로프로세서 칩과 같은 로직 칩(logic chip), 수동 소자(passive devices), 메모리칩, 마이크로전자기계 시스템(microelectromechanical system; MEMS) 칩, 마이크로광전자기계 시스템(microoptoelectromechanical system; MOEMS) 칩 및 주문형반도체(application specific integrated circuit; ASIC) 칩과 같은 으로부터 선택된다. 또 다른 예시적인 구현예에서, 디스플레이스 장치와 같은 광전자 장치, 발광 다이오드 및 플라즈마 장치가 포함된다.
다음의 실시예에서 알 수 있듯이, 단지 설명하기 위해 제공되는 본 발명의 구현예는 광범위한 응용의 특정한 성질 및 특성을 제공하도록 맞춰질 수 있는 폴리머를 제공한다. 다음은 다음 실시예에서 사용된 몇몇의 물질의 구조식이다.
Figure 112008070468164-pct00010
Figure 112008070468164-pct00011
도 1은 패턴화된 폴리머층을 묘사한 본 발명의 몇몇의 구현예에 따른 예시적인 칩 적층 구현예의 일부 개략도이고;
도 2는 기판에 결합된(bonded) 두 개의 적층된 다이 와이어(die wire)를 묘사한 본 발명의 몇몇의 구현예에 따른 또 다른 예시적인 칩 적층 구현예의 일부 개략도이고;
도 3 및 도 4는 기판에 와이어 결합된 제 2 다이 위에 놓여지고 전기적으로 커플링된 제 1 플립 칩 다이인 두 개의 적층된 다이의 제작의 단계를 나타내는 본 발명의 몇몇 구현예에 따른 또 다른 예시적인 칩 적층 구현예의 일부 개략도이며;
도 5 및 도 6은 기판 위에 놓여지고 전기적으로 커플링되는 제 2 플립 칩 다이에 위에 놓여서 커플링되는 제 1 플립 칩 다이인 두 개의 적층된 다이 제작의 공정 단계를 나타내는 본 발명의 몇몇 구현예에 따른 또 다른 예시적인 칩 적층 구현예의 일부 개략도이고; 그리고,
도 7은 기판 또는 핸들 웨이퍼에 제거될 수 있도록 결합된 디바이스(device) 웨이퍼를 나타내는 본 발명의 몇몇 구현예에 따른 또 다른 구현예의 일부 개략도이다.
폴리머 합성 실시예 :
실시예 1
페네틸 노보넨(PENB), 글리시딜 메틸 에테르 노보넨(MGENB) 및 데실 노보넨(데실 NB)로부터 유래된 페네틸, 글리시딜 메틸 에테르 및 데실 반복 단위를 포함하는 폴리머를 다음과 같이 제조하였다:
적합한 크기의 반응 용기를 18시간동안 110℃로 건조한 후, N2 퍼지 글로브 박스(N2 purged glovebox)로 옮겼다. 그 후, 용기에 에틸 아세테이트(230g), 시클로헥산(230g), PENB(14.17g, 0.071mol); MGENB(14.0g, 0.100㏖) 및 데실 NB(39.50g, 0.168㏖)로 충진하였다. 반응 매개체(medium)를 30분 동안 용액을 통해 드라이 N2 스트림을 통과시켜 산소를 제거(purge)하였다. 제거가 완료된 후에, 8㎖의 톨루엔에 용해된 1.50g(3.10m㏖)의 비스(톨루엔)비스(퍼플루오로페닐)니켈(NiARF)을 반응기에 주입하였다. 반응혼합물을 실온에서 18시간동안 교반한 후, 퍼아세트산 용액(peracetic acid solution; 과산화초산용액)(니켈촉매 기준으로 50몰 당량-약 130㎖의 탈이온수로 희석된 57㎖의 빙초산을 약 100㎖ 탈이온화수로 희석된 115㎖의 30중량% 과산화수소와 합하여(combine) 150m㏖로 제조됨)으로 처리하고 추가적으로 18시간동안 교반하였다.
교반을 멈추어서 물층과 용매층을 분리한다. 그 후, 물층을 제거하고 남아 있는 용매층을 분취량의 물을 첨가하고, 20분간 교반하고, 층이 분리되도록 한 다음에 물층을 제거하여, 500㎖ 증류수로 세 번 세척한다. 그 후, 상기 세척된 용매층을 과량의 아세톤에 첨가하고 폴리머를 침전시켰다. 침전된 폴리머는 여과하여 회수하고, 60℃의 진공 오븐에서 밤새 건조하였다. 건조 후, 66.1g의 건조 폴리머(92% 전환)이 얻어졌다. 폴리머의 분자량은 폴리스티렌 기준(standard)을 사용한 GPC로 측정하였으며 2.26 다분산지수(PDI)를 가지며, Mw=105,138, Mn=46,439였다. 폴리머의 조성을 1H NMR을 사용하여 측정하였으며, 페네틸 노보넨 20.2 몰%(mol%), 글리시딜 메틸 에테르 노보넨 29.1 몰% 및 데실 노보넨 50.7 몰%였다.
실시예 2-4
하기 표 1에 나타낸 양의 몇몇 모노머를 사용하여 실시예 1의 과정을 반복하였다.
실시예
모노머 그램/몰 분자량 조성
데실 NB PENB MGENB Mn Mw PDI 데실 NB PENB MGE NB
2 33.6
0.15		 5.06
0.025		 14.0
0.077		 33,762 84,631 2.51 58.3 10.2 31.6
3 35.60
0.15		 2.36
0.012		 12.63
0.070		 37,392 92,452 2.47 63.4 6.5 30.1
4 0 71.85
0.36		 28.5
0.16		 29,053 61,937 2.13 0 67.1 32.9
실시예 2에서, 49.2g의 건조 폴리머(90% 전환)를 얻었고; 실시예 3에서, 44.8g의 건조 폴리머(89% 전환)를 얻었고; 그리고, 실시예 4에서, 93.0g의 건조 코폴리머(93% 전환)를 얻었다.
실시예 5
PENB, MGENB 및 도데실 노보넨(Dodecyl NB)로 부터 유래된 페네틸, 글리시딜 메틸 에테르 및 데실 반복 단위를 포함하는 폴리머는 다음과 같이 제조된다: 적합한 크기의 반응 용기에 톨루엔(118.5g), 메틸 에틸 케톤(MEK)(23.0g), 도데실 NB(11.9g; 0.045m); MGENB(4.1g; 0.023m) 및 PENB(9.0g; 0.045m)를 충진하였다. 모노머 용액에 N2 가스를 30분 동안 살포하는 한편, 용해된 산소를 제거하기 위해 교반하였다. 살포 후, 톨루엔(12.0g)에 용해된 NiARF 촉매(0.845g; 0.0018m)를 그 후 캐뉼러를 사용하여 반응 용기에 첨가하였다. 중합반응을 주변온도에서 6시간 동안 수행한 후, 탈이온수(100g), 과산화수소(50.0g) 및 아세트산(25.0g) 용액으로 처리하여 중합반응을 급냉하였다. 결과에 따른 두 개의 상 반응 혼합물을 실온에서 추가적으로 18시간 동안 교반하였고, 잔류 촉매를 제거하였다. 교반을 유기상과 수성상의 상분리가 되게 하기 위해 멈췄고, 수성상을 옮기고, 유기상을 200㎖의 탈이온수로 3차례 세척하였고, 50㎖의 THF를 수성상 및 유기상의 상분리를 돕기 위해 첫 번째 물세척에 첨가하였다.
상기 고분자를 7000㎖의 메탄올에서 침전으로 회수하였다. 침전된 고형 폴리머를 여과로 회수하고, 48시간동안 공기 중에서 그 후에는 진공하에서 45℃로 건조하였다. 23.5g(94.0% 수율)의 고형 폴리머를 회수하였다(Mn= 35,581; Mw=80,273; PDI=2.25). 1H NMR에 의한 조성은 도데실 NB/MGENB/PENB(41/21/38)로 밝혀졌다.
실시예 6
실시예 5와 유사한 방식으로, PENB, 에폭시 옥틸 노보넨(EONB) 및 데실 NB로부터 유래된 페네틸, 에폭시 옥틸 및 데실 반복 단위를 포함하는 폴리머는 각각 40/30/30의 단량체 비율로 사용하여 제조된다. 203.4g(96.0% 수율)의 고형 폴리머를 회수하였다 (Mn=29,892; Mw=76,260; PDI=2.55). 1H NMR로 측정한 조성은 PENB/EONB/데실 NB 40/30/30이었다.
실시예 7
다른 공정에서, 300겔론 PFA로 안을댄(lined) 스테인레스 스틸 반응 용기에 25.4킬로그램(㎏)의 PENB, 17.0㎏의 MGENB, 22.8㎏의 데실 NB, 261.0㎏의 시클로헥산 및 260.1㎏의 에틸 아세테이트를 충진하였다. 상기 반응 혼합물을 그 후 교반하면서, 30℃ +/- 1℃로 데웠다. 상기 온도 유지 후, 29.48㎏의 무수 톨루엔에 1.228㎏의 NiARF가 용해된 용액을 첨가하고, 발열반응이 되도록 하여 반응 용기를 45℃의 온도로 올리고, 이 온도에서 다섯 시간의 추가시간을 유지하였다. 상기 반응 혼합물을 그 후 33㎏의 아세트산, 62.3㎏의 30% 과산화수소 및 71.8㎏의 탈이온수로 교반하면서 처리한 후, 상기 혼합물이 수성층과 용매층으로 분리되도록 하였다. 상기 수성층을 제거하고, 상기 용매층을 물과 에탄올 혼합물(129.3㎏의 물 및 55.4㎏의 에탄올)로 세차례 세척하고, 동시에 반응 혼합물 온도를 50℃로 유지하였다. 결과물인 폴리머가 풍부한 용매상은 그 후, 미반응 모노머를 제거하기 위해 알코올 혼합물로 처리하고, 4℃로 냉각하고, 상부의 알코올층을 제거한다. 생성물을 그 후 용매 교환에 의해 2-헵타논중에 용액으로 회수되고, 감압증류에 의해 약 50% 폴리머로 농축하였다. 61.5㎏의 폴리머(94% 이론수율)를 얻었다. 1H NMR 분석은 41몰% PENB, 29몰% MGENB 및 30몰% 데실 NB가 포함되어 있는 폴리머 조성을 나타냈다. 분자량은 Mn = 33,137, Mw = 70,697 및 다분산지수(PDI) = 2.13인 것으로 밝혀졌다.
실시예 8
적합한 크기의 반응용기에 시클로헥산(403.7g), 에틸 아세테이트(403.7g), 데실 NB(54.80g; 0.234m); MGENB(29.74g; 0.165m); PENB(21.78g; 0.110m) 및 트리메톡시실릴 노보넨(trimethoxysilyl norbornene; TMSNB)(8.84g; 0.041m)을 충진하였다. 용해된 산소를 제거하기 위해, 단량체 용액에 N2가스로 30분 동안 살포하였다.
글로브 박스에서 30㎖ 세럼 바이알(serum vial)에 NiARF 촉매(4.44g; 0.0092m) 및 톨루엔(40.0g)으로 충진하였다. 마그네틱 교반막대를 세럼 바이알에 첨가한 다음에 밀봉하고 글로브박스에서 제거하였다. 촉매 용액은 톨루엔에서 촉매가 완전히 용해되도록 30분 동안 교반되었다. 상기 촉매는 그 후, 캐뉼러를 사용하여 단량체 용액에 첨가되었다. 중합반응은 5시간 동안 실온에서 수행되었다.
탈이온수(349.56g), 과산화수소(207.78g) 및 아세트산(110.0g)의 용액을 제조하였다. 수용액을 3ℓ반응기에 첨가하여 중합반응을 급냉하였다. 상기 2 상(phase) 용액을 실온에서 약 18시간 동안 교반하여 잔류 촉매를 제거하고, 유기상과 수성상이 상분리 되도록 교반을 중지하였다. 상기 수성상을 옮기고 상기 유기상을 1500㎖의 탈이온수로 5차례 세척하였다. 수성상과 유기상의 상분리를 도와주도록 50㎖의 THF를 첫번째 물세척에 첨가하였다. 7000㎖의 메탈올에 침전시켜서 폴리머를 회수하였다. 상기 침전된 고형 폴리머를 여과하여 회수하였고, 48시간동안 공기중에서 건조하고 그 다음에 진공에서 45℃로 건조하였다. 60.0g(69.0% 수율)의 고형 폴리머를 회수하였다(Mn = 47,944 Mw = 148,404 PDI = 3.095).
삭제
실시예 9-11
하기 표 2에 나타낸 양의 몇몇 모노머를 사용하여 실시예 6의 과정을 반복하였다. 적절한 양의 용매 및 촉매를 사용하였고, 표에 나타낸 바와 같이, 다른 실릴 에테르 노보넨 모노머가 하기 표에서 약자로 나타낸 바와 같이 실시예 7 및 9 각각에 사용되었다.
실시예
 모노머 공급율(몰%) 분자량 조성(13C NMR 및/또는 1H NMR)
데실NB MGENB PENB 실릴 에테르 NB Mn Mw PDI 데실NB MGENB PENB 실릴 에테르 NB
8 42.5 30 20 7.5* 47,944 148,404 3.095
9 30 30 35 5** 68,000 25,850 2.63 29 28 38 5
10 30 30 35 5* 84,300 28,100 3.00
11 42.5 30 20 7.5** 80,000 35,000 2.30 44 28 22 6
다른 실릴 에테르 노보넨에 대한 약어
* 트리메톡시실릴 노보넨(TMSNB)
** 트리에톡시실릴 노보넨(TESNB)
*** 트리메톡시실릴 에틸 노보넨(TMSENB)
배합 및 공정 실시예
삭제
실시예 A
갈색 광구병(amber wide neck bottle)에 실시예 5에서 같이 제조된 101.0g의 폴리머 용액 및 50g의 2-헵타논(MAK)을 충진하였다. 상기 용액을 고형 폴리머가 완전히 용해될 때까지 혼합한 후, 0.45미크론 필터를 통해 여과하여 입자를 제거하였다. 상기 용액에 2.00g(1.97m㏖)의 Rhodorsil?2074 광개시제, 0.60g(1.97m㏖)의 Speedcure?CTPX(Lambson Group Ltd.), 0.137g(0.688m㏖) 페노티아진(Aldrich) 및 2.657g의 Irganox 1076(5.00m㏖)을 첨가하였다. 상기 용액을 광활성(photoactive) 화합물이 완전히 분산되도록 18시간 동안 혼합하였다.
5인치 옥시니트라이드로 코팅된 실리콘 웨이퍼를 0.4g의 폴리머 용액으로 스핀-코팅한다. 결과로 인한 코팅은 우선 120℃의 핫 플레이트에서 4분 동안 베이크된다. 필름은 300mJ/㎠의 UV선(365nm)에 노출하여 이미지와이즈(imagewise)로 패턴화된다. 폴리머 필름에서의 결과 패턴은 두 번째로 웨이퍼를 90℃ 질소 오븐에서 5분 동안 가열하여 개선된다. 상기 패턴은 스핀 현상기에서 필름의 비노출된 부분이 용해되도록 120초 동안 시클로펜타논을 필름에 분사하여 현상된다. 상기 젖은 필름을 그 후 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)로 30분 동안 헹구고, 250℃로 질소 분위기하에서 60분 동안 경화한다.
실시예 B
갈색 광구병에 실시예 1에서와 같이 제조된 191.25g의 폴리머 물질 및 191g의 2-헵타논(MAK)을 충진하였다. 상기 용액을 고형 폴리머가 완전히 용해될 때까지 혼합한 후, 0.45미크론 필터를 통해 여과하여 입자를 제거하였다. 상기 용액에 3.825g(3.77m㏖)의 Rhodorsil?2074 광개시제, 1.148g(3.77m㏖)의 Speedcure?CTPX(Lambson Group Ltd.), 0.262g(1.32m㏖) 페노티아진(Aldrich) 및 3.73g의 Irganox 1076(Ciba)을 첨가하였다. 상기 용액을 광활성 화합물이 완전히 분산되도록 18시간 동안 혼합하였다.
5인치 옥시니트라이드로 코팅된 실리콘 웨이퍼를 0.4g의 상기 폴리머 용액으로 스핀-코팅하고, 실시예 A에 기술된 바와 같이 화상화된(imaged) 폴리머층을 형성하도록 가공처리한다.
실시예 C
갈색 광구병에 실시예 1에서와 같이 제조된 37.5g의 폴리머 물질 및 37.5g의 2-헵타논(MAK)을 충진하였다. 상기 용액을 고형 폴리머가 완전히 용해될 때까지 혼합한 후, 0.45미크론 필터를 통해 여과하여 입자를 제거하였다. 상기 용액에 0.9840g(0.97m㏖)의 Rhodorsil?2074 광개시제, 0.297g(0.97m㏖)의 Speedcure?CTPX(Lambson Group Ltd.), 0.070g(0.35m㏖)의 페노티아진(Aldrich), 0.499g(0.939m㏖)의 Irganox 1076(Ciba Fine Chemicals), 1.667g(7.2m㏖)의 3-글리시독시프로필 트리메톡시실란(Aldrich), 및 0.831g(4.23m㏖)의 1,4-시클로헥산 디메탄올 디비닐 에테르를 첨가하였다. 상기 용액을 광활성 화합물이 완전히 분산되도록 18시간 동안 혼합하였다.
5인치 옥시니트라이드로 코팅된 실리콘 웨이퍼를 0.4g의 상기 폴리머 용액으로 스핀-코팅하고, 실시예 A에 기술된 바와 같이 화상화된(imaged) 폴리머층을 형성하도록 가공처리한다.
실시예 D
갈색 광구병에 실시예 4에서와 같이 제조된 33.2g의 폴리머 물질 및 47.6g의 2-헵타논(MAK)을 충진하였다. 상기 용액을 고형 폴리머가 완전히 용해될 때까지 혼합한 후, 0.45미크론 필터를 통해 여과하여 입자를 제거하였다. 상기 용액에 0.664g(0.65m㏖)의 Rhodorsil?2074 광개시제, 0.203g(0.668m㏖)의 Speedcure?CTPX(Lambson Group Ltd.), 0.051g(0.256m㏖)의 페노티아진(Aldrich), 0.73g(1.38m㏖)의 Irganox 1076(Ciba Fine Chemicals), 2.46g(10.4m㏖)의 3-글리시드옥시프로필 트리메톡시실란(Aldrich), 및 1.25g(6.36m㏖)의 1,4-시클로헥산 디메탄올 디비닐 에테르를 첨가하였다. 상기 용액을 광활성 화합물이 완전히 분산되도록 18시간 동안 혼합하였다.
5인치 옥시니트라이드로 코팅된 실리콘 웨이퍼를 0.4g의 상기 폴리머 용액으로 스핀-코팅하고, 제 1 베이크를 110℃로 그리고 노출(exposure) 에너지가 400mJ/㎠인 것을 제외하고 실시예 A에 기술된 바와 같이 하여 화상화된 폴리머층을 형성하도록 가공처리한다.
실시예 E - N
하기 표 3에 이러한 측정을 위해 제조된 테스트 샘플의 측정된 다이 전단강도(Die Shear Strength)를 나타낸다. 실시예 E 내지 N의 이들 폴리머 조성물 각각은 표에 나타낸 바와 같이 사용된 특정한 폴리머를 변경하고, 사용된 Rhodorsil, CTPX, 페노티아진 및 Irganox의 특정한 양을 폴리머 100부당 각각 2.0, 0.6, 0.14 및 1.5로 한것을 제외하고 실시예 A의 방법으로 제조된다. 기타 첨가제는 어떠한 조성으로 포함되는 경우에, 이러한 사용된 물질 및 양은 하기 표 3의 "부첨가물" 란에 나타내었다.(이들 첨가물에 대한 화학 구조는 상기한 구조의 목록에서 제공된다.) 상기한 바와 같은 다이 전단강도 측정은 0.1MPa인 낮은 결합 압력 및 0.7MPa의 높은 결합 압력을 사용하여 수행되었다. 두 압력 모두에 대해, 상기 테스트 샘플을 170℃로 가열하였고, 상기 압력을 2분 동안 가했다. 측정은 상기 테스트 샘플이 실온으로 회복된 후에 행하였다.
다이 전단 강도(MPa)
실시예 폴리머 부첨가물
(부/100-첨가)		 저결합 압력 고결합 압력
E 실시예 7 5.0-SID4675 24.61 17.20
F 실시예 7 5.0-SID0540 21.10 13.96
G 실시예 7 5.0-A-1589 14.70 14.15
H 실시예 7 5.0-SIB1824.6 24.61 17.20
I 실시예 8 22.98 20.88
J 실시예 9 14.53 19.79
K 실시예 10 15.04 17.41
L 실시예 11 17.32 20.75
M 실시예 5 2.5-CHDVE, 5.0-A-187 10.90 20.60
N 실시예 6 2.5-CHDVE, 5.0-A-187 10.22 11.24
E 내지 N 실험의 샘플을 제조하기 위해 사용된 시간, 온도 및 압력은 일반적으로 사용될 수 있는 것보다 더 짧고 더 낮으나, 기록된 전단 강도는 결합실패가 아니라 기판실패에 근접함을 주목하여야 한다. 즉 다시 말하면, 결합되는 재료가 실패를 보이지만, 결합은 그렇지 않는 포인트이다. 나아가, 완전한 결합 및 경화 과정을 통해 얻어지는 최종 결합 전단 강도는 표 3에서 보고된 것 보다 더 높을 것으로 예상되는 것을 주목하여야 한다.
상기한 사항은 상기한 폴리머 조성물을 이롭고 새로운 방법으로 사용하기 위한 본 발명에 의한 발명의 구현예로 이해되어야 한다. 아울러 이러한 방법 및 이의 폴리머 조성물은 개시된 어떠한 한정된 특정한 구현예로 제한하는 것이 아닌 것이고 그 보다는 이러한 개시사항은 발명의 범위 및 사상을 한정하는 것이고, 이러한 발명은 상기 개시된 방법 및 조성물의 변형을 포함하며, 이는 첨부된 특허청구범위에 의해 제한되는 본 발명에 포함된 사상 및 범위내에 속하는 것이다.

Claims (39)

  1. 제 1 기판의 표면상에 놓이는 열 분해가능한 폴리머 층을 형성하는 단계;
    상기 층을 화학 방사선에 선택적으로 노출시키는 단계;
    제 2 기판을 제공하는 단계; 및
    상기 폴리머 층에 상기 제 2 기판을 접촉시키는 단계를 포함하며,
    이러한 접촉단계는 열압축 본딩(thermal compression bonding)을 포함하는, 반도체 디바이스(device)의 제조 방법.
  2. 제 1 항에 있어서, 상기 층을 화학방사선에 노출하는 단계는 이미지- 와이즈 노출을 포함하는 방법.
  3. 제 1 항에 있어서, 상기 층을 화학방사선에 노출하는 단계는 블랭킷 노출을 포함하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 제 1 기판의 표면상에 놓이는 열분해가능한 폴리머 층을 형성하는 단계는 반도체 웨이퍼 기판의 활성 표면상에 놓이는 이러한 층을 형성하는 단계를 포함하는 방법.
  5. 제 4 항에 있어서, 상기 반도체 웨이퍼 기판의 활성표면은 다수의 비-싱귤레이티드 다이(non-singulated die)를 포함하는 방법.
  6. 제 5 항에 있어서, 활성 표면 반대쪽의 반도체 웨이퍼 기판의 표면을 원하는 두께의 반도체 웨이퍼 기판이 얻어질 때까지 박형화 공정처리하는 단계를 추가로 포함하는 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 제 1 기판의 표면상에 놓이는 열분해가능한 폴리머 층을 형성하는 단계는 반도체 웨이퍼 기판의 활성 표면 반대쪽 표면상에 놓이는 이러한 층을 형성하는 단계를 포함하는 방법.
  8. 제 7 항에 있어서, 반도체 웨이퍼 기판의 상기 활성 표면을 원하는 평탄화 도가 얻어질 때까지 화학적 기계적 연마하는 단계를 추가로 포함하는 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 기판의 표면에 놓이는 열 분해가능한 폴리머의 제 2층을 형성하는 단계;
    상기 제 2 폴리머층을 화학방사선에 선택적으로 노출하는 단계;
    제 3 기판을 제공하는 단계; 및
    상기 제 3 기판을 상기 제 2 폴리머층에 접촉시키는 단계를 추가로 포함하며, 이러한 접촉단계는 열 압축 본딩을 포함하는 방법.
  10. 제 9 항에 있어서, 상기 제 2 기판을 접촉시키는 단계는 반도체 웨이퍼 기판의 활성 표면을 접촉하는 단계를 포함하는 방법.
  11. 제 10 항에 있어서, 원하는 두께의 반도체 웨이퍼 기판이 얻어질 때까지, 상기 활성표면 반대면의 상기 반도체 웨이퍼 기판의 표면을 겹치는 단계(lapping) 혹은 연마하는 단계(grinding)를 추가로 포함하는 방법.
  12. 제 9 항에 있어서, 상기 제 2 기판을 접촉시키는 단계는 반도체 웨이퍼 기판의 활성 표면의 반대쪽 표면을 접촉시키는 단계를 포함하는 방법.
  13. 제 12 항에 있어서, 원하는 평탄화도가 얻어질 때까지, 상기 반도체 웨이퍼 기판의 활성 표면을 화학적 기계적으로 연마하는 단계(polishing)를 추가로 포함하는 방법.
  14. 제 2 항에 있어서, 상기 이미지-와이즈 노출하는 단계는 다이 사이에 본딩 패드(bonding pads) 및 다이싱 레인(dicing lanes)을 규정하는 방법.
  15. 제 14 항에 있어서, 제 1 기판의 표면상에 놓이는 열 분해가능한 폴리머층을 형성하는 단계는 반도체 웨이퍼 기판의 활성 표면에 놓이는 이러한 층을 형성하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서, 상기 반도체 웨이퍼 기판의 활성 표면은 다수의 비-싱귤레이티드 다이(non-singulated die)를 포함하는 방법.
  17. 제 16 항에 있어서, 상기 열압축 본딩(thermal compression bonding) 전에 상기 다이를 싱귤레이트 하는 단계(singulating) 추가로 포함하는 방법.
  18. 제 17 항에 있어서, 상기 제 2 기판은 싱귤레이티드 다이(singulated die)를 포함하는 방법.
  19. 제 1 항에 있어서, 상기 열 분해가능한 폴리머는 지방족 또는 시클로지방족 폴리카보네이트인 방법.
  20. 제 1 항에 있어서, 열 분해가능한 폴리머는 노보넨-타입 모노머로부터 유래된 폴리머인 방법.
  21. 제 20 항에 있어서, 상기 폴리머는 제 1 노보넨 타입 모노머로부터 유래된 제 1 반복단위, 제 2 노보넨 타입 모노머로부터 유래된 제 2 반복단위 및 제 3 노보넨 타입 모노머로부터 유래된 제 3 반복단위를 포함하는 비닐 첨가 폴리머; 및
    감광제 성분, 광개시제 성분, 반응성 및 비-반응성 용매, 촉매 스캐빈져(scavengers), 산 스캐빈져, 염기 스캐빈져, 접착 촉진제 및 항산화제로 부터 선택된 하나 이상의 첨가제를 포함하는 방법.
  22. 제 21 항에 있어서, 상기 제 1 노보넨 타입 모노머는 에폭시 관능기를 갖는 최소 하나의 펜던트기를 가지며, 상기 제 2 노보넨 타입 모노머는 최소 하나의 아랄킬 펜던트기를 갖는 최소 하나의 펜던트기를 가지며, 상기 제 3 노보넨 타입 모노머는 알킬 펜던트기를 갖는 최소 하나의 펜던트기를 갖는 방법.
  23. 제 22 항에 있어서, 상기 제 1 노보넨 타입 모노머는 글리시딜 메틸 에테르 노보넨(MGENB) 또는 에폭시 옥틸 노보넨(EONB)이고, 상기 제 2 노보넨 타입 모노머는 페네틸 노보넨(PENB)이고, 상기 제 3 노보넨 타입 모노머는 데실 노보넨(데실 NB) 또는 도데실 노보넨(도데실 NB)인 방법.
  24. 제 21 항에 있어서, 상기 비-반응성 용매는 2-헵타논(MAK)이고, 상기 감광제는 4-메틸페닐-4-(1-메틸에틸)페닐요오도늄 테트라키스(펜타플루오로페닐)보레이트이며, 상기 광개시제는 1-클로로-4-프로폭시-9H-티오잔톤이고, 상기 항산화제는 3,5-디-tert-부틸-4-하이드록시하이드로신나메이트이며, 상기 산 스캐빈져는 페노티아진이고, 상기 접착 촉진제는 비스[3-(트리에톡시실릴)프로필]디설파이드인 방법.
  25. 제 23 항에 있어서, 상기 비-반응성 용매는 2-헵타논(MAK)이고, 상기 감광제는 4-메틸페닐-4-(1-메틸에틸)페닐요오도늄 테트라키스(펜타플루오로페닐)보레이트이며, 상기 광개시제는 1-클로로-4-프로폭시-9H-티오잔톤이고, 상기 항산화제는 3,5-디-tert-부틸-4-하이드록시하이드로신나메이트이며, 상기 산 스캐빈져는 페노티아진이고, 상기 접착 촉진제는 비스[3-(트리에톡시실릴)프로필]디설파이드인 방법.
  26. 제 24 항에 있어서, 상기 접착 촉진제는 3-글리시독시프로필트리메톡시실란을 추가로 포함하는 방법.
  27. 제 2 항에 있어서, 상기 제 1 기판 및 제 2 기판 중 최소 하나는 다수의 마이크로 전자, 전자, 광전자, 마이크로전자기계 시스템(microelectromechanical system; MEMS) 또는 마이크로광전자기계 시스템(microoptoelectromechanical system; MOEMS) 소자 다이(device die)를 포함하는 반도체 웨이퍼 기판인 방법.
  28. 제 27 항에 있어서, 마이크로전자 소자 다이는 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuits; ASICs), 개별 반도체 소자(discrete semiconductor device) 또는 반도체 메모리를 추가로 포함하는 방법.
  29. 제 27 항에 있어서, 광전자소자 다이는 이미지 감지 부분을 갖는 반도체 이미지 센서를 포함하는 방법.
  30. 제 29 항에 있어서, 상기 이미지-와이즈 노출 단계는 상기 이미지 감지 부분에 대하여 디포즈된(deposed) 구조를 규정하는 방법.
  31. 제 29 항에 있어서, 상기 반도체 이미지 센서 소자는 전기적으로 커플된 소자인(electrically coupled device) 방법.
  32. 제 19 항 또는 제 20 항에 있어서, 열압축 결합된 제 1 기판 및 제 2 기판을 열 분해가능한 폴리머가 분해되는 온도로 가열하는 단계를 추가로 포함하며, 여기서, 제 1 기판 및 제 2 기판은 탈-결합(un-bond)되는 방법.
  33. 제 6 항에 있어서, 상기 반도체 웨이퍼 기판의 원하는 두께가 얻어어질때 까지 상기 활성표면 반대면의 반도체 웨이퍼 기판의 표면을 겹치는 단계(lapping) 혹은 연마하는 단계(grinding)를 추가로 포함하는 방법.
  34. 제 2 항에 있어서, 상기 폴리머층을 형성하는 단계는 반도체 기판의 활성표면 위에 제 1 두께를 갖는 상기 열 분해가능한 폴리머 층을 형성하는 단계를 포함하며, 상기 활성표면은 다수의 본딩 패드를 포함하는 방법.
  35. 제 34 항에 있어서, 상기 제 1 기판 위에 놓이는 상기 폴리머층의 상기 이미지-와이즈 노출은 상기 다수의 본딩 패드 각각의 위에 본딩 패드 오프닝(openings) 패턴을 제공하는 방법.
  36. 제 35항에 있어서, 상기 제 2 기판을 제공하는 단계는 제 2의 다수의 본딩 패드를 포함하는 제 2 활성 표면을 갖는 제 2 반도체 기판을 제공하는 단계를 포함하는 방법.
  37. 제 36 항에 있어서, 상기 제 1 기판의 상기 본딩 패드에 결합되며, 각각의 솔더 범프가 상기 폴리머 층의 제 1 두께 보다 큰 제 2 두께를 갖는 솔더 범프를 제공하는 단계; 및
    상기 제 1 기판의 상기 솔더 범프 각각이 상기 제 2 기판의 본딩 패드와 접촉되도록 상기 제 1 기판을 상기 제 2 기판에 열 압축 본딩하는 단계를 추가로 포함하는 방법.
  38. 제 37 항에 있어서, 상기 제 2 기판은 상기 제 2 의 다수의 본딩 패드 각각의 위에 본딩 패드 오프닝의 제 2 패턴을 갖는 제 2의 열 분해가능한 폴리머층을 추가로 포함하는 방법.
  39. 제 29 항에 있어서, 상기 반도체 이미지 센서 소자는 전자결합소자(charged coupled device, CCD) 혹은 CMOS 이미지 센서(CIS) 소자인 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102233338B1 (ko) 2020-10-12 2021-03-29 주식회사 저스템 플립칩 본딩 산화 방지 장치
WO2021060960A1 (ko) * 2019-09-26 2021-04-01 주식회사 엘지화학 다이싱 테이프용 점착조성물 및 이를 포함하는 다이싱 테이프
US11932784B2 (en) 2019-09-26 2024-03-19 Lg Chem, Ltd. Adhesive composition for dicing tape and dicing tape comprising the same

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120168B2 (en) * 2006-03-21 2012-02-21 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
JP5417680B2 (ja) * 2006-03-31 2014-02-19 住友ベークライト株式会社 樹脂組成物、積層体、配線板および配線板の製造方法
JP5656349B2 (ja) * 2007-09-20 2015-01-21 プロメラス， エルエルシー チップを積層するために、そしてチップ及びウェハを接合させるために有用な方法及び材料
CN102015937B (zh) * 2008-04-21 2014-11-12 Lg化学株式会社 压敏粘合剂膜和使用该压敏粘合剂膜的背磨方法
US8092628B2 (en) * 2008-10-31 2012-01-10 Brewer Science Inc. Cyclic olefin compositions for temporary wafer bonding
TWI455263B (zh) * 2009-02-16 2014-10-01 Ind Tech Res Inst 晶片封裝結構及晶片封裝方法
KR20100109111A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 네거티브형 포토레지스트 조성물, 이를 이용한 패턴의 형성방법 및 반도체 장치의 제조방법
US8771927B2 (en) * 2009-04-15 2014-07-08 Brewer Science Inc. Acid-etch resistant, protective coatings
TWI395317B (zh) * 2009-05-15 2013-05-01 Ind Tech Res Inst 晶片堆疊封裝結構及其製作方法
US8212342B2 (en) * 2009-12-10 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with removable backing element having plated terminal leads and method of manufacture thereof
FR2964786B1 (fr) * 2010-09-09 2013-03-15 Commissariat Energie Atomique Procédé de réalisation d'éléments a puce munis de rainures d'insertion de fils
KR101234225B1 (ko) * 2011-04-26 2013-02-18 국민대학교산학협력단 플렉서블 유기 메모리 소자 및 그 제조방법
TWI558783B (zh) * 2010-12-29 2016-11-21 住友電木股份有限公司 用於暫時性黏合的聚合物組成物
KR20120086952A (ko) 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 반도체 메모리칩 및 이를 이용한 멀티칩 패키지
JP5289484B2 (ja) 2011-03-04 2013-09-11 株式会社東芝 積層型半導体装置の製造方法
US9136159B2 (en) 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
KR101709029B1 (ko) * 2012-11-15 2017-02-21 앰코 테크놀로지 인코포레이티드 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키징을 위한 방법
US10714378B2 (en) 2012-11-15 2020-07-14 Amkor Technology, Inc. Semiconductor device package and manufacturing method thereof
US9040349B2 (en) 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US9768089B2 (en) * 2013-03-13 2017-09-19 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
US9406577B2 (en) * 2013-03-13 2016-08-02 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
JP5847749B2 (ja) * 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
JP2015053406A (ja) * 2013-09-09 2015-03-19 株式会社東芝 半導体装置
EP3152620B1 (en) * 2014-06-03 2018-08-01 The Chemours Company FC, LLC Passivation layer comprising a photocrosslinked fluoropolymer
JP2019016678A (ja) * 2017-07-06 2019-01-31 株式会社フジクラ 基板モジュール及び基板モジュールの製造方法
TWI631681B (zh) * 2017-12-15 2018-08-01 來揚科技股份有限公司 雙晶片封裝結構
CN110103134A (zh) * 2019-05-14 2019-08-09 应达利电子股份有限公司 晶片加工方法
KR20200133072A (ko) 2019-05-16 2020-11-26 삼성전자주식회사 이미지 센서 패키지
JP7374719B2 (ja) * 2019-10-31 2023-11-07 東京応化工業株式会社 接着剤組成物、積層体及びその製造方法、並びに電子部品の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100538158B1 (ko) 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW332348B (en) * 1992-06-23 1998-05-21 Sony Co Ltd Manufacturing method for solid state motion picture device provides a highly accurate and low cost solid state motion picture device by use of empty package made of resin.
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer
US5769696A (en) * 1995-02-10 1998-06-23 Advanced Micro Devices, Inc. Chemical-mechanical polishing of thin materials using non-baked carrier film
EP0963603B1 (en) * 1997-01-21 2003-12-03 Georgia Tech Research Corporation Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections
US5919606A (en) * 1997-05-09 1999-07-06 University Technology Corporation Liquid crystal cell and method for assembly thereof
US6110012A (en) * 1998-12-24 2000-08-29 Lucent Technologies Inc. Chemical-mechanical polishing apparatus and method
JP4034468B2 (ja) * 1999-04-15 2008-01-16 ローム株式会社 半導体装置の製造方法
JP4156154B2 (ja) * 1999-11-26 2008-09-24 富士フイルム株式会社 固体撮像装置
JP3651362B2 (ja) * 2000-05-24 2005-05-25 松下電器産業株式会社 半導体装置の製造方法
JP2002252338A (ja) * 2000-12-18 2002-09-06 Canon Inc 撮像装置及び撮像システム
US6548219B2 (en) * 2001-01-26 2003-04-15 International Business Machines Corporation Substituted norbornene fluoroacrylate copolymers and use thereof in lithographic photoresist compositions
US20030178715A1 (en) * 2002-03-20 2003-09-25 Bae Systems Method for stacking chips within a multichip module package
WO2003083003A1 (en) * 2002-03-22 2003-10-09 Exxonmobil Chemical Patents Inc. Adhesives
WO2003085719A2 (en) * 2002-04-02 2003-10-16 Dow Global Technologies Inc. Process for making air gap containing semiconducting devices and resulting semiconducting device
JP2003347254A (ja) * 2002-05-30 2003-12-05 Jsr Corp ウェハ固定化用組成物およびこれを用いたウェハの加工法
US6744109B2 (en) * 2002-06-26 2004-06-01 Agilent Technologies, Inc. Glass attachment over micro-lens arrays
US20060020068A1 (en) * 2004-07-07 2006-01-26 Edmund Elce Photosensitive compositions based on polycyclic polymers for low stress, high temperature films
JP2004039897A (ja) * 2002-07-04 2004-02-05 Toshiba Corp 電子デバイスの接続方法
JP4424892B2 (ja) * 2002-08-06 2010-03-03 旭化成株式会社 絶縁性薄膜製造用塗布組成物
KR100952908B1 (ko) * 2002-10-07 2010-04-16 프리즈미안 카비 에 시스테미 에너지아 에스 알 엘 경화 폴리머 코팅 광섬유
JP4388265B2 (ja) * 2002-10-11 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP4467235B2 (ja) * 2002-12-25 2010-05-26 旭化成株式会社 半導体装置を製造する方法
JP2004273604A (ja) * 2003-03-06 2004-09-30 Fujitsu Ltd 半導体装置と半導体電子部品との製造方法と半導体電子部品
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
US6940181B2 (en) * 2003-10-21 2005-09-06 Micron Technology, Inc. Thinned, strengthened semiconductor substrates and packages including same
JP4299642B2 (ja) * 2003-11-26 2009-07-22 積水化学工業株式会社 パターン形成方法
US7226812B2 (en) * 2004-03-31 2007-06-05 Intel Corporation Wafer support and release in wafer processing
JP2005311043A (ja) * 2004-04-21 2005-11-04 Matsushita Electric Ind Co Ltd 半導体装置とこの検査方法および検査装置
JP4491568B2 (ja) * 2004-05-12 2010-06-30 住友ゴム工業株式会社 シリカ充填ゴムをゴム成分とするゴム組成物、およびシリカ充填ゴムの製造方法
JP4614700B2 (ja) * 2004-07-08 2011-01-19 日東電工株式会社 ウェハのダイシング方法、半導体装置及びその製造方法、回路基板並びに電子機器
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
JP2006069120A (ja) * 2004-09-03 2006-03-16 Asahi Kasei Chemicals Corp 電子回路あるいは光学部材の製造方法
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
US7279359B2 (en) * 2004-09-23 2007-10-09 Intel Corporation High performance amine based no-flow underfill materials for flip chip applications
TWI396042B (zh) * 2004-09-29 2013-05-11 Sumitomo Chemical Co 著色感光性樹脂組成物
US7300824B2 (en) * 2005-08-18 2007-11-27 James Sheats Method of packaging and interconnection of integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100538158B1 (ko) 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021060960A1 (ko) * 2019-09-26 2021-04-01 주식회사 엘지화학 다이싱 테이프용 점착조성물 및 이를 포함하는 다이싱 테이프
US11932784B2 (en) 2019-09-26 2024-03-19 Lg Chem, Ltd. Adhesive composition for dicing tape and dicing tape comprising the same
KR102233338B1 (ko) 2020-10-12 2021-03-29 주식회사 저스템 플립칩 본딩 산화 방지 장치

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WO2007109326A3 (en) 2008-07-17

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