DE102005043657B4 - Chipmodul, Verfahren zur Verkapselung eines Chips und Verwendung eines Verkapselungsmaterials - Google Patents

Chipmodul, Verfahren zur Verkapselung eines Chips und Verwendung eines Verkapselungsmaterials Download PDF

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Abstract

Chipmodul mit – einem Substrat (1) mit einer Oberseite (101), – einem Chip (2), der auf der Oberseite (101) des Substrats (1) montiert ist, und – einer ein Verkapselungsmaterial aufweisenden Verkapselung (7), die auf dem Chip (2) und der Oberseite (101) des Substrats (1) derart aufgebracht ist, dass der Chip (2) und die Oberseite (101) des Substrats (1) zumindest zum Teil bedeckt sind, wobei das Verkapselungsmaterial ein duroplastisches Netzwerk einer Polymerzusammensetzung mit zumindest einer ersten Polymerkomponente (P1) und einer zweiten Polymerkomponente (P2) aufweist, die über einen Vernetzer (Z) chemisch kovalent verbunden sind, wobei die Polymerzusammensetzung gegen nasschemische Angriffe durch Säuren und durch Basen, die auf das missbräuchliche Freilegen des Chips (2) abzielen, resistent ist, wobei die erste Polymerkomponente (P1) der Polymerzusammensetzung Schutz gegenüber Angriffen durch Säuren bietet und die zweite Polymerkomponente (P2) Schutz gegenüber Angriffen durch Basen bietet, wobei die erste Polymerkomponente (P1) und die zweite Polymerkomponente...

Description

  • Die Erfindung betrifft ein verkapseltes Chipmodul, ein Verfahren zur Herstellung eines verkapselten Chipmoduls und die Verwendung eines Verkapselungsmaterials zur Ausbildung eines verkapselten Chipmoduls.
  • Chipkarten, seien sie kontaktlos und/oder kontaktbehaftet, werden unter anderem im bargeldlosen Zahlungsverkehr oder als Zugangsberechtigung eingesetzt. Die Chipkarten umfassen üblicherweise ein Chipmodul mit einem Chip zur Speicherung und/oder Verarbeitung der vertraulichen oder geldwerten Daten. Der Chip ist auf einem Substrat montiert und ist üblicherweise verkapselt, um die Kontaktierung und den Chip selbst vor mechanischen Belastungen zu schützen.
  • Die Verkapselung wird üblicherweise ausgebildet, indem eine Abdeckmasse oder ein Verkapselungsmaterial auf den bereits montierten und kontaktierten Chip aufgebracht wird. Die Verkapselung kann als so genanntes Glob-Top ausgebildet sein, das durch Dispensieren aufgebracht wird, oder eine so genannte Mold-Kappe sein, die durch das Aufbringen einer Pressmasse unter hohem Druck ausgebildet wird.
  • Die EP 1 321 480 A2 betrifft ein Material, welches zum Abdecken elektronischer Komponenten geeignet ist.
  • Chipkarten sind häufig Angriffen ausgesetzt, um die im Chip gespeicherten Daten auszulesen oder zu manipulieren. Das Ziel der Angriffe kann auch sein, das Chipdesign für Nachbauten zu ermitteln. Ein anderes denkbares Ziel des Angriffs ist, den Chip missbräuchlich anderweitig einzusetzen.
  • Ein Angriff umfasst, die Chipverkapselung derart abzulösen, dass der Chip möglichst unzerstört und noch elektrisch funktionierend offen liegt. Der ungeschützte Chip kann durch physikalische Angriffe während seines Betriebs hinsichtlich seiner Funktionsweise und der gespeicherten Daten untersucht werden. Die physikalischen Angriffe umfassen ein so genanntes „Probing”, bei dem die Signale des Chips abgegriffen und ausgewertet werden. Beim so genannten „Forcing” werden die Leiterbahnen des Chips auf mikroskopischer Ebene umverdrahtet, um den Funktionsablauf des Chips zu manipulieren.
  • Seitens der Elektroindustrie, insbesondere im Bereich des Bezahl-Fernsehens, auch als Pay-TV bezeichnet, und des bargeldlosen Zahlungsverkehrs besteht ein großes Interesse, Angriffe auf die entsprechenden Chips zu verhindern. Durch Manipulation an den Halbleiterchips, die zur Entschlüsselung der verschlüsselt gesendeten Pay-TV-Programme verwendet werden, entstehen den unternehmen große finanzielle Verluste.
  • Ein weiterer von Chipkartenmanipulationen besonders betroffener Bereich ist der Kredit- und Geldkartenbereich. Durch die missbräuchliche Manipulation von Kreditkarten oder Geldkarten entsteht den betroffenen Unternehmen beziehungsweise den Karteninhabern finanzieller Schaden.
  • Ein anderer Anwendungsbereich, bei dem die Chipkarten vor Manipulation zu schützen sind, ist die Speicherung sicherheitsrelevanter oder sensibler Daten, beispielsweise in als Zugangsberechtigung verwendeten Chipkarten, elektronischen Pässen oder Patientenkarten mit Daten zur Krankengeschichte.
  • Herkömmliche Verkapselungsmaterialen sind resistent gegen Angriffe einer speziellen chemischen Angriffsklasse, beispielsweise gegen Säureangriffe oder gegen Angriffe mit Basen. In Kenntnis des Verkapselungsmaterials ist ein einfaches Entfernen der Verkapselung durch einen nasschemischen Angriff einer passenden Angriffsklasse möglich, der darauf zielt, die Verkapselung zu zersetzen.
  • Weiterentwicklungen betreffen eine Verkapselung, bei der mehrere Schutzschichten auf die Chipoberfläche aufgetragen werden. Jede dieser Schutzschichten bietet einen bedingten Schutz nur gegen eine spezielle Angriffsklasse. Durch eine Analyse der jeweiligen Schutzschicht und Einsatz eines geeigneten Angriffsmaterials kann die Verkapselung schichtweise entfernt werden, indem in Abhängigkeit des Schichtmaterials eine geeignete Chemikalie für den nasschemischen Angriff ausgewählt wird.
  • Die Verwendung eines komplett chemisch resistenten Schutzmaterials, beispielsweise eines Glasmaterials, wie Borosilikat, oder einer Keramik, ist auf Grund der hohen Prozessierungstemperaturen, die zu einer Zerstörung des Chips führen würden, nicht möglich. Darüber hinaus haben diese Materialien einen nicht angepassten thermischen Ausdehnungskoeffizienten sowie zu hohe Elastizitätsmodulwerte, die im Betrieb zur Zerstörung des Chips führen würden. Außerdem ist es nicht möglich, eine ausreichende Haftung von diesen Materialien auf dem Chip zu erreichen, sodass die Verkapselung durch mechanische Angriffe relativ einfach vom Chip abgehoben werden kann.
  • Da die Chipoberfläche üblicherweise polyimidbeschichtet ist, zielt eine weitere Angriffsstrategie darauf ab, lediglich die Polyimidschicht zwischen dem Chip und der Verkapselung durch ein so genanntes Unterätzen zu zerstören. In Folge dessen lässt sich die Verkapselung vom Chip abheben. Zum Unterätzen der Polyimidschicht wird beispielsweise eine starke alkalische Lösung, wie Ethylendiamin, verwendet.
  • In US 2003/0010970 A1 ist ein Aktivmatrixsubstrat beschrieben, welches Positionskontrollelemente mit geneigten inneren Seitenflächen und aktive Elemente mit geneigten äußeren Seitenflächen, deren Neigungswinkel im Wesentlichen dem Neigungswinkel der Seitenflächen der Positionskontrollelemente entspricht, aufweist.
  • Es ist Aufgabe, ein Chipmodul bereitzustellen, das nahezu resistent gegen nasschemische Angriffe ist, um die missbräuchliche Verwendung des Chipkartenchips zu verhindern. Darüber hinaus soll ein Verfahren zur Herstellung solch eines Chipmoduls beschrieben werden.
  • Die Aufgabe wird gelöst durch ein Chipmodul mit den Merkmalen gemäß dem Hauptanspruch sowie ein Verfahren zur Verkapselung eines Chips mit den Merkmalen gemäß dem Nebenanspruch 15.
  • Vorteil dieses Chipmoduls ist, dass die Verkapselung bei einem nasschemischen Angriff sich nicht zersetzt oder nur derart zerstören lässt, dass dabei auch die Chipoberfläche teilweise oder ganz zerstört wird. Nach einem Freilegen des Chips wird dieser für den Angreifer dadurch unbrauchbar.
  • Die Angriffe umfassen Angriffe durch Säuren und Angriffe durch Basen, sodass die Polymerzusammensetzung geeignet ist, weitgehend resistent gegen ein breites Spektrum der nasschemischen Angriffe zu sein, das zumindest zwei verschiedene Angriffsklassen umfasst. Zusätzlich können die Angriffe Angriffe durch Lösungsmittel umfassen.
  • Die Polymerzusammensetzung ist netzwerkspannend, sowie vorteilhafterweise multiblockartig, ausgebildet, damit die Stabilität des Verkapselungsmaterials auch nach einem nasschemischen Angriff gewahrt bleibt, bei dem lediglich an der Verkapselungsoberfläche eine der Polymerkomponenten zersetzt worden ist.
  • Die Polymerzusammensetzung ist duroplastisch ausgebildet, damit das Verkapselungsmaterial den Chip und seine Kontaktierungen ausreichend vor mechanischen und thermischen Einflüssen schützt.
  • Vorteilhafterweise umfasst das Verkapselungsmaterial neben der Polymerzusammensetzung einen Füllstoff, der beispielsweise Fluorkohlenstoffe umfasst. Durch die Wahl eines geeigneten Füllstoffes wird das Verkapselungsmaterial an die Komponenten des Chipmoduls, insbesondere den Chip und das Substrat, hinsichtlich des thermischen Ausdehnungskoeffizienten angepasst und bezügliche seiner Fließeigenschaften gesteuert.
  • In einer vorteilhaften Weiterbildung des Chipmoduls ist der Chip extrem dünn ausgestaltet, um sicherzustellen, dass ein mechanisches Einwirken zum Entfernen der Schutzschicht, allein oder in Kombination mit einem nasschemischen Angriff, den Chip leicht zerstört und damit diesen für den Angreifer unbrauchbar macht.
  • In einer vorteilhaften Ausgestaltung ist der Chip gekrümmt montiert, um sicherzustellen, dass ein vollständiges oder teilweises mechanisches Abschleifen der Verkapselung mit einer Zerstörung des Chips einhergeht.
  • Die Krümmung kann durch ein gekrümmtes Chipträgermaterial oder einen Chipträger, der die Krümmung des Chips durch seine Form vorgibt, erreicht werden. Im letzten Fall wird der Chip durch einen Klebstoff gekrümmt auf dem Chipträger fixiert. Alternativ oder zusätzlich kann die gekrümmte Form durch das Schrumpfen beim Aushärten des Chipklebers sowie die Art und Menge des Chipkleberauftrags erreicht werden. Aus der Vielzahl der Möglichkeiten, den Chip gekrümmt zu montieren, kann der Fachmann abhängig vom gewünschten Aufwand und Krümmungsgrad eine geeignete auswählen.
  • Vorteil des Verfahrens gemäß dem Nebenanspruch 15 ist, dass das dadurch hergestellte Chipmodul resistent gegen nahezu jede Art von nasschemischen Angriffen ist.
  • Durch die Abstimmung der Polymerkomponenten in der Polymerzusammensetzung lässt sich der Schutz gegenüber einer bestimmten Art von nasschemischen Angriffen beziehungsweise bestimmten Kombinationen von nasschemischen Angriffen optimieren.
  • Durch ein geeignet gewähltes Füllmaterial, das anorganischer oder organischer Art sein kann und zum Beispiel einen Fluorkohlenwasserstoff umfassen kann, das in die Polymermatrix eingelagert wird, lässt sich das resultierende Verkapselungsmaterial flexibel hinsichtlich wichtiger und üblicher Qualitätskriterien, wie dem Ausdehnungskoeffizienten, der thermischen Beständigkeit, der Feuchteresistenz und der Haftung, an die Anforderungen, die an das fertige Chipmodul und die Prozessierbarkeit gestellt werden, anpassen.
  • Vorteilhafterweise wird die Verkapselung direkt auf den Chip aufgebracht, der keine Polyimidschicht auf seiner strukturierten, elektrisch aktiven Seite aufweist. Somit sind Angriffe durch Unterätzen nicht möglich.
  • In einer vorteilhaften Ausgestaltung wird der Chip gekrümmt auf die Oberseite des Substrats montiert, damit das resultierende Chipmodul auch resistent gegen mechanisches Abschleifen ist. Dadurch wird der Schutzumfang gegen verschiedenste Angriffe vervollkommnet.
  • Geeignete Schritte, um den Chip gekrümmt zu montieren, umfassen, dass der Chip in eine entsprechend gekrümmte Aufnahmefläche eines Chipträgers geklebt wird, oder seine Verformung durch einen Chipkleber, der beim Aushärten schrumpft, erzwungen wird. Ersteres Verfahren ermöglicht den Grad der Krümmung exakt zu justieren; letzteres Verfahren ist einfach zu realisieren, da die Krümmung mit der Klebemontage des Chips einhergeht.
  • In einer vorteilhaften Ausgestaltung des Verfahrens wird die Verkapselung als Mold-Kappe durch das Aufbringen einer Pressmasse unter Druck ausgebildet.
  • Alternativ ist es auch denkbar, die Verkapselung durch Dispensieren aufzubringen, um eine Glob-Top-Verkapselung auszubilden. Somit eröffnen sich dem Fachmann Alternativen bei der Auswahl eines geeigneten Fertigungsprozesses zum Aufbringen der Verkapselung.
  • Das Verkapselungsmaterial wird, wie im Nebenanspruch 27 beschrieben, verwendet zur Ausbildung einer gegen nasschemische Angriffe resistenten Verkapselung eines auf einer Oberseite eines Substrats montierten Chips.
  • Diese Verwendung hat den Vorteil, damit auf einfache und kostengünstige Weise einen Schutz gegen eine Vielfalt nasschemischer Angriffe zu erhalten.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den untergeordneten Patentansprüchen angegeben.
  • Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen erläutert.
  • Es zeigen:
  • 1 einen zweidimensionalen Ausschnitt aus einem duroplastischen Netzwerk einer Polymerzusammensetzung,
  • 2 ein erstes Ausführungsbeispiel eines erfindungsgemäßen Chipmoduls,
  • 3 ein zweites Ausführungsbeispiel des Chipmoduls,
  • 4 ein drittes Ausführungsbeispiel des Chipmoduls,
  • 5 ein viertes Ausführungsbeispiel des Chipmoduls,
  • 6 ein fünftes Ausführungsbeispiel des Chipmoduls und
  • 7 ein sechstes Ausführungsbeispiel des Chipmoduls.
  • 1 zeigt einen zweidimensionalen Ausschnitt aus einem duroplastischen Netzwerk einer Polymerzusammensetzung. Das Netzwerk umfasst Grundbausteine einer ersten Polymerart P1 und Grundbausteine einer zweiten Polymerart P2, die über zentrale Verknüpfungseinheiten Z zu einem Netzwerk verknüpft sind. Es ist auch denkbar, dass Grundbausteine noch weiterer Polymerarten vorgesehen sind. Die Polymerkomponenten P1 und P2 sind derart abgestimmt, dass jede Polymerkomponente einen Schutz gegenüber einer anderen chemischen Angriffsklasse bietet. Die chemischen Angriffe umfassen Säureangriffe und Baseangriffe. Zusätzlich sind Angriffe durch Lösungsmittel denkbar.
  • Die oben beschriebene Polymerzusammensetzung kann auch als Copolymer bezeichnet werden, wobei es denkbar ist, dass die verschiedenen Komponenten teilweise auch direkt miteinander verknüpft sind.
  • Die Polymerzusammensetzung umfasst netzwerkspannend miteinander verbundene Grundbausteine mindestens zweier unterschiedlicher Polymerkomponenten. Daraus resultiert ein Verkapselungsmaterial, das eine nahezu universelle nasschemische Resistenz gegenüber den Angriffen verschiedener Klassen chemisch reaktiver Verbindungen bietet. Darüber hinaus ist die Polymerzusammensetzung duroplastisch und multiblockartig.
  • Bei einem Angriff mit einer Klasse von chemisch reaktiven Verbindungen bleibt die Gesamtpolymermatrix nahezu unbeschädigt, da nur eine der Polymerkomponenten, die in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird. Es verbleiben noch ausreichend intakte Polymerketten der gegenüber dieser Angriffsklasse resistenten Polymerkomponente, die die Stabilität des Netzwerks gewährleisten und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen. Es kann daher nur die oberste Schicht dünn abgetragen werden.
  • Nur durch wechselseitige Angriffe zweier verschiedener Klassen, nämlich Säure- und Basenangriffe, kann auf aufwändige Weise das Verkapselungsmaterial Schicht für Schicht abgetragen werden. Ohne Zwischenspülung käme es beim chemischen Neutralisationsprozess zu Chip zerstörenden lokalen Erhitzungen. Bei den Zwischenspülungen können durch Temperaturdifferenzen Chipschädigungen auftreten. Für das Auflösen der Verkapselungsschicht sind jeweils hohe Temperaturen erforderlich. Angesichts dieses Aufwandes ist es nahezu nicht möglich, die Verkapselung chemisch zu zersetzen, ohne dabei den Chip zu beschädigen.
  • Die eingebauten Polymerkomponenten können eine chemische Basis von Epoxiden, Polyimiden, Silikonen oder Fluorpolymeren umfassen. Beispielsweise ist es denkbar, als gegen Basenangriffe resistente Komponenten ein Epoxidpolymer zu verwenden und als gegen Säureangriffe resistente Komponenten ein Polyimidpolymer, beispielsweise Bismaleimid, zu verwenden. Die beiden Komponenten Epoxid und Polyimid können zum Beispiel über einen phenolischen Härter als zentrale Verknüpfungseinheit verknüpft werden.
  • Vorzugsweise sind die erste Komponente und die zweite Komponente in einem zueinander zumindest nahezu ausgewogenen Gewichtsverhältnis gewählt, um einen ähnlich guten Schutz sowohl gegen die erste als auch gegen die zweite Angriffsklasse zu ermöglichen.
  • Neben dem duroplastischen Polymer umfasst das Verkapselungsmaterial in einer vorteilhaften Weiterbildung ein Füllmaterial, das meist weitgehend resistent gegenüber nasschemischen Angriffen ist. Das Füllmaterial ist in die Polymermatrix eingelagert. Das Füllmaterial kann anorganischer oder organischer Natur oder ein Gemisch von beidem sein. Beispiele für ein anorganisches Füllmaterial sind zum Beispiel ein chemisch beständiges Quarzmaterial, das einen Anteil von bis zu 90 Gewichts- oder Volumenprozent am Verkapselungsmaterial umfassen kann und der Polymermatrix beigefügt ist. Bevorzugt umfasst das Verkapselungsmaterial einen Füllstoffanteil im Bereich zwischen 60% und 90%, insbesondere zwischen 80% und 90%. Denkbar ist auch ein auf Fluorkohlenstoff basierender Füllstoff, wie zum Beispiel Teflon.
  • Durch die Wahl des Füllstoffes und seines Anteils am Verkapselungsmaterial lassen sich die Eigenschaften des Verkapselungsmaterials hinsichtlich der Anforderungen justieren. Beispielsweise lässt sich damit der thermische Ausdehnungskoeffizient an das zu verkapselnde Bauteil anpassen sowie die Prozessierbarkeit, die Feuchteresistenz und die Haftung beeinflussen.
  • Durch den Einbau verschiedener Zusatzstoffe lassen sich die Eigenschaften des Verkapselungsmaterials weiter beeinflussen. Beispielsweise erhält man durch den Einbau spezieller aromatischer Imide in die Polymermatrix eine sehr gute thermische Stabilität.
  • Die 2 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Chipmoduls. Das Chipmodul umfasst ein Substrat 1, auf dem ein Chip 2 angeordnet ist. Der Chip 2 wird durch einen Chipkleber 3 auf einer Oberseite 101 des Substrats 1 fixiert. Auf einer Oberseite 201 des Chips 2 angeordnete Kontaktstellen 4 werden mit Anschlussbereichen 5 auf dem Substrat über Bonddrähte 6 verbunden. Eine den Chip 2 und die Bonddrähte 6 abdeckende Verkapselung 7, umfassend das oben beschriebene Verkapselungsmaterial, ist auf dem Chip 2 und dem dazu benachbarten Bereich der Substratoberseite 101 aufgebracht. Auf der Oberseite des Chips 2 gegebenenfalls verlaufende Leitungen beziehungsweise Leiterbahnen werden durch eine Passivierungsschicht 8 bedeckt. Die Passivierungsschicht 8 dient zum Schutz der Leiterbahnen auf der Chipoberseite 201 gegen mechanische Einwirkungen und visuelles Ausspionieren. Üblicherweise ist diese Passivierungsschicht 8 aus Polyimid ausgebildet.
  • Das Substrat kann aus nichtleitendem Material oder als Leadframe aus Metall ausgebildet sein. Die Verkapselung kann auch das gesamte Substrat oder zusätzliche Bereiche auf den Substratunterseiten umfassen.
  • Ein Angriff gegen das erste Ausführungsbeispiel könnte umfassen, die Polyamidschicht 8 durch Unterätzen zu zerstören, ohne dabei den Chip 2 zu beschädigen. Hierzu ist allerdings notwendig, Zugang zu der Passierungsschicht 8 zu erlangen, beispielsweise durch Abschleifen der Verkapselung 7 seitlich des Chips 2. Gegen das anschließende Unterätzen ist die Verkapselung resistent. Lediglich die Passivierungsschicht 8 wird zerstört. Da die Verkapselung 7 jedoch nicht den Chip 2 oder nur einen kleinen Bereich des Chips 2 berührt, ließe die Verkapselung sich nach dem Unterätzen leicht abheben ohne den Chip zu beschädigen, sodass der Chip 2 frei läge. In diesem Fall wäre die Oberseite 201 des Chips 2 und die darauf angeordnete Leiterbahnen für einen physikalischen Angriff zum Ausspionieren des Chipaufbaus, der Chipfunktion der der gespeicherten Daten zugänglich.
  • Bei den weiteren dargestellten Ausführungsbeispielen geben gleiche Bezugszeichen gleiche Anordnungsteile an. Zur Vermeidung von Wiederholungen erfolgt keine mehrfache Beschreibung übereinstimmender Anordnungen.
  • 3 zeigt ein zweites Ausführungsbeispiel, das sich vom ersten Ausführungsbeispiel dadurch unterscheidet, dass keine Passivierungsschicht auf der Oberseite 201 des Chips 2 vorgesehen ist. Die Verkapselung 7 berührt direkt die strukturierte, elektrisch aktive Chipoberseite 201 und gegebenenfalls die darauf angeordneten Leiterbahnen in einem möglichst großflächigen Bereich. Somit wird ein Unterätzen unmöglich. Nasschemische Angriffe würden zur Zerstörung der Chipoberseite 201 führen. Die Leiterbahnen umfassen bei dieser Ausführung vorteilhafterweise Aluminium oder eine Aluminiumlegierung.
  • Das erste und zweite Ausführungsbeispiel, wie auch die folgenden Ausführungsbeispiele, sind bei Verwendung des oben beschriebenen Verkapselungsmaterials zur Verkapselung nahezu resistent gegen nasschemische Angriffe. Dennoch wäre es möglich, den Chip 2 durch Abschleifen derart freizulegen, dass der Chip 2 noch funktionsfähig ist. In diesem Fall wird die Verkapselung 7 und gegebenenfalls auch die Polyamidschicht 8 bis auf die Oberseite 201 des Chips 2 abgeschliffen.
  • Die Schutzwirkung für das erste und zweite sowie die noch folgenden Ausführungsbeispiele kann noch dadurch verstärkt werden, dass der Chip 2 möglichst dünn ausgestaltet ist. Bei extrem dünner Chipausgestaltung ist die Chipdicke kleiner als 100 μm, vorteilhafterweise kleiner als 80 μm und dabei vorzugsweise kleiner als 60 μm. Durch einen solch dünnen Chip wird das gezielte Abschleifen oder chemische Zersetzen der Verkapselung 7, ohne den Chip 2 dabei zu zerstören, nahezu unmöglich, da die Angriffswirkung sehr genau justiert werden müsste.
  • In der 4 ist ein drittes Ausführungsbeispiel dargestellt. Dieses Ausführungsbeispiel umfasst ein Substrat 1, auf dessen Oberseite 101 ein Chipträger 9 durch eine Klebeschicht 10 fixiert ist. Der Chiphalter 9 weist eine gekrümmte Oberseite 901 auf. Auf die gekrümmte Oberseite 901 des Chipträgers 9 ist der Chip 2 derart geklebt, dass dieser in seiner Form der gekrümmten Oberseite 901 des Chipträgers 9 folgt. Bonddrähte 6 verbinden Anschlussstellen 4 des Chips 2 und Anschlussbereiche 5 auf dem Substrat 1. Eine Verkapselung 7 bedeckt den kontaktierten Chip 2.
  • Die die Oberseite des Chipträgers 9 ist beispielhaft derart gekrümmt, dass der darin verklebte Chip mit seinen Seiten von der Oberseite des 101 des Substrats 1 weg gebogen ist. Anstatt der konkaven Krümmung kann die Oberseite des Chipträgers 9 auch konvex gekrümmt sein, sodass die Seitenbereiche des Chips zur Oberseite 101 des Substrats 1 hin gebogen ist.
  • Die Krümmung des Chips führt dazu, dass ein Abschleifen mit der nahezu zwangsläufigen Zerstörung des Chips 2 einhergeht. Da beim Abschleifen Bereiche des Chipmoduls eben abgetragen werden, werden Bereiche des gekrümmt angeordneten Chips 2, die ursprünglich über die abgeschliffene Ebene hinausragen, ebenfalls abgeschliffen und zerstört, während andere Bereiche des Chips 2 noch vom Verkapselungsmaterial bedeckt sind.
  • Die gekrümmte Montage des Chips 2 erschwert auch das gezielte: Zersetzen des Verkapselungsmaterials bei einem nasschemischen Angriff, das auch schichtweise von der Verkapselungsoberfläche ausgehend erfolgt. Somit sind Bereiche des gekrümmten Chips 2 schon freigelegt, während andere noch vom Verkapselungsmaterial bedeckt sind. Um die verbleibenden bedeckten Chipbereiche freizulegen, ohne die bereits frei gelegten Chipbereiche den nasschemischen Angriffen auszusetzen, ist ein sehr gezieltes Aufbringen der Chemikalien erforderlich.
  • 5 zeigt ein viertes Ausführungsbeispiel mit einem durch die Banddrähte 6 kontaktierten Chip 2 auf einem Substrat 1, der von der Verkapselung 7 bedeckt ist. Der Chip 2 ist auf einem Chipträger 11 montiert, der beispielsweise als Metallisierungslinie auf der Substratoberseite 101 ausgebildet sein kann. Durch einen beim Aushärten schrumpfenden Kleber 3, der zu beiden Seiten des Chipträgers 11 auf der Oberseite 101 des Substrats 1 aufgetragen wird, wird der Chip beim Aushärten des Klebers 3 in die gekrümmte Form gespannt, da der Chip 2 in seinem zentralen Bereich auf dem Chipträger 11 aufliegt und die Randbereiche durch Kleber in Richtung des Substrats 1 gespannt werden. Der nicht vom Chipträger 11 eingenommene Bereich zwischen dem Chip 2 und dem Substrat 2 wird durch Klebstoff 3 ausgefüllt. Neben den Schrumpfungseigenschaften des Klebers 3 kann die Verspannung des Chips 2 auch durch Menge und der Position des aufgetragenen Klebstoffs beeinflusst werden.
  • 6 zeigt ein fünftes Ausführungsbeispiel, bei dem die gekrümmte Form des Chips dadurch erreicht wird, dass das Schrumpfen beim Aushärten des Chipklebers 3 zur Verspannung des Chips 2 führt. Der Grad der Verspannung kann durch die Materialauswahl des Klebers beziehungsweise dessen Schrumpfverhalten sowie der Menge und der Position des aufgetragenen Klebers beeinflusst werden.
  • Es sei bemerkt, dass sich üblicherweise durch die Verwendung eines Chipträgers 9, 11 eine größere Verformung des Chips 2 erreichen lässt als mittels des schrumpfenden Klebers allein.
  • 7 zeigt ein sechstes Ausführungsbeispiel, bei dem der Chip in so genannter Flip-Chip-Technik auf dem Substrat 1 montiert ist. Die Chipseite mit den Anschlussstellen 4 des Chips 2 ist der Substratoberseite 101 zugewandt angeordnet. Die Anschlussstellen 4 werden entweder direkt mit den Anschlussbereichen 5 auf dem Chip 2 kontaktiert oder über dazwischen angeordnete Kontaktierungselemente oder leitende Löt- oder Klebeverbindungen. Auch in diesem Fall ist über dem kontaktierten Chip 2 eine Verkapselung 7 aufgebracht. Es ist auch denkbar, den in Flipchiptechnik kontaktierten Chip gekrümmt zu montieren.
  • An dieser Stelle wird ausdrücklich darauf hingewiesen, dass die in den 2 bis 7 dargestellten Ausführungsbeispiele miteinander kombinierbar sind.
  • Geeignete Verfahren zum Aufbringen der Verkapselungsmasse auf den bereits montierten Chip umfassen ein Pressdruckverfahren oder ein Dispensionsverfahren.
  • Das Pressdruckverfahren wird verwendet, um so genannte Mold-Kappen auszubilden. Die zunächst feste Moldmasse wird durch Erhitzen unter Druck verflüssigt, auf den kontaktierten Chip aufgebracht und sogleich ausgehärtet.
  • Das Dispensieren ist geeignet, um so genannte Glob-Top-Verkapselungen auszubilden. Hierbei wird das viskose Verkapselungsmaterial mit Druckluft durch eine Dispensionsnadel auf den Chip gebracht. Die beiden Verfahren unterscheiden sich hinsichtlich ihrer Prozessierung und der Konsistenz des verwendeten Verkapselungsmaterials. Diese Eigenschaften des Verkapselungsmaterials können durch geeignete Wahl insbesondere der Füllstoffe und der Zusätze an die Erfordernisse des Aufbringungsverfahrens angepasst werden.
  • Bei beiden Verfahren kann der Fließrichtung des Verkapselungsmaterials durch einen um den Chip 2 angeordneten Rahmen gelenkt werden.
  • Bezugszeichenliste
    • P1
    Grundbausteine einer ersten Polymerkomponente
    P2
    Grundbausteine einer zweiten Polymerkomponente
    Z
    zentrale Verknüpfungseinheit
    1
    Substrat
    101
    Substratoberseite
    2
    Chip
    201
    Chipoberseite
    3, 10
    Kleber
    4
    Anschlusskontakte
    5
    Anschlussbereich
    6
    Drahtverbindung
    7
    Verkapselung
    9, 11
    Chipträger
    901
    Chipträgeroberseite

Claims (27)

  1. Chipmodul mit – einem Substrat (1) mit einer Oberseite (101), – einem Chip (2), der auf der Oberseite (101) des Substrats (1) montiert ist, und – einer ein Verkapselungsmaterial aufweisenden Verkapselung (7), die auf dem Chip (2) und der Oberseite (101) des Substrats (1) derart aufgebracht ist, dass der Chip (2) und die Oberseite (101) des Substrats (1) zumindest zum Teil bedeckt sind, wobei das Verkapselungsmaterial ein duroplastisches Netzwerk einer Polymerzusammensetzung mit zumindest einer ersten Polymerkomponente (P1) und einer zweiten Polymerkomponente (P2) aufweist, die über einen Vernetzer (Z) chemisch kovalent verbunden sind, wobei die Polymerzusammensetzung gegen nasschemische Angriffe durch Säuren und durch Basen, die auf das missbräuchliche Freilegen des Chips (2) abzielen, resistent ist, wobei die erste Polymerkomponente (P1) der Polymerzusammensetzung Schutz gegenüber Angriffen durch Säuren bietet und die zweite Polymerkomponente (P2) Schutz gegenüber Angriffen durch Basen bietet, wobei die erste Polymerkomponente (P1) und die zweite Polymerkomponente (P2) der Polymerzusammensetzung in dem duroplastischen Netzwerk so miteinander vernetzt sind, dass bei einem Angriff mit Basen nur der Teil der ersten Polymerkomponente (P1), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Basenangriffen resistenten zweiten Polymerkomponente (P2) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, und dass bei einem Angriff mit Säuren entsprechend nur der Teil der zweiten Polymerkomponente (P2), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Säureangriffen resistenten ersten Polymerkomponente (P1) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, so dass bei einem Angriff durch Säuren oder Basen jeweils nur die oberste Schicht des Verkapselungsmaterials abgetragen werden kann und das Verkapselungsmaterial nur durch wechselseitige Säuren- und Basenangriffe Schicht für Schicht abgetragen werden kann.
  2. Chipmodul nach Anspruch 1, dadurch gekennzeichnet, dass die Polymerzusammensetzung multiblockartig ist.
  3. Chipmodul nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass die Polymerkomponenten (P1, P2) Epoxide oder Polyimide oder Silikone oder Fluorpolymere aufweisen.
  4. Chipmodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Verkapselungsmaterial ein Füllmaterial aufweist, das in die Polymermatrix eingelagert ist.
  5. Chipmodul nach Anspruch 4, dadurch gekennzeichnet, dass das Füllmaterial ein anorganisches Füllmaterial und/oder ein organisches Füllmaterial aufweist.
  6. Chipmodul nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das Füllmaterial Fluorkohlenstoff aufweist.
  7. Chipmodul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verkapselungsmaterial aromatische Imide aufweist.
  8. Chipmodul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Chipdicke geringer als 100 Mikrometer ist.
  9. Chipmodul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Chip (2) auf einem auf der Substratoberseite (101) montierten Chipträger (9, 11) angeordnet ist.
  10. Chipmodul nach Anspruch 9, dadurch gekennzeichnet, dass eine dem Chip (2) zugewandte Seite des Chipträgers (9) gekrümmt ausgebildet ist.
  11. Chipmodul nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass ein Kleber (3), der zwischen dem Chip (2) und dem Chipträger (9, 11) und/oder zwischen dem Chip (2) und der Substratoberseite (3) angeordnet ist, den Chip (2) fixiert.
  12. Chipmodul nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Verkapselung (7) einen flächigen Oberflächenbereich des Chips (2) berührt.
  13. Chipmodul nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Verkapselung (7) als Mold-Kappe ausgebildet ist.
  14. Chipmodul nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Verkapselung (7) als Glob-Top ausgebildet ist.
  15. Verfahren zum Verkapseln eines auf einer Oberseite (101) eines Substrats (1) montierten Chips (2), das Verfahren aufweisend: Abdecken des Chips (2), zumindest zum Teil, mit einem Verkapselungsmaterial, wobei das Verkapselungsmatrial ein duroplastisches Netzwerk einer Polymerzusammensetzung mit zumindest einer ersten Polymerkomponente (P1) und einer zweiten Polymerkomponente (P2) aufweist, die über einen Vernetzer (Z) chemisch kovalent verbunden sind, wobei die Polymerzusammensetzung gegen nasschemische Angriffe durch Säuren und durch Basen, die auf das missbräuchliche Freilegen des Chips (2) abzielen, resistent ist, wobei die erste Polymerkomponente (P1) Schutz gegenüber Angriffen durch Säuren bietet und die zweite Polymerkomponente (P2) Schutz gegenüber Angriffen durch Basen bietet, wobei die erste Polymerkomponente (P1) und die zweite Polymerkomponente (P2) der Polymerzusammensetzung in dem duroplastischen Netzwerk so miteinander vernetzt sind, dass bei einem Angriff mit Basen nur der Teil der ersten Polymerkomponente (P1), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Basenangriffen resistenten zweiten Polymerkomponente (P2) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, und dass bei einem Angriff mit Säuren entsprechend nur der Teil der zweiten Polymerkomponente (P2), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Säureangriffen resistenten ersten Polymerkomponente (P1) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, so dass bei einem Angriff durch Säuren oder Basen jeweils nur die oberste Schicht des Verkapselungsmaterials abgetragen werden kann und das Verkapselungsmaterial nur durch wechselseitige Säuren- und Basenangriffe Schicht für Schicht abgetragen werden kann.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Polymerzusammensetzung multiblockartig ist.
  17. Verfahren nach einem der Ansprüche 15 bis 16, dadurch gekennzeichnet, dass die Polymerkomponenten (P1, P2) Epoxide oder Polyimide oder Silikone oder Fluorpolymere aufweisen.
  18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der Polymerzusammensetzung ein Füllmaterial zugesetzt wird, das in die Polymermatrix eingelagert wird.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Füllmaterial ein anorganisches Füllmaterial und/oder ein organisches Füllmaterial aufweist.
  20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass dem Verkapselungsmaterial Fluorkohlenstoff als Füllmaterial zugesetzt wird.
  21. Verfahren nach einem der Ansprüche 15 bis 20, dadurch gekennzeichnet, dass dem Verkapselungsmaterial aromatische Imide zugesetzt werden.
  22. Verfahren nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, dass das Aufbringen des Verkapselungsmaterials als Pressmasse unter Druck erfolgt.
  23. Verfahren nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, dass das Aufbringen des Verkapselungsmaterials durch Dispensieren erfolgt.
  24. Verfahren nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, dass vor dem Verkapseln der Chip (2) gekrümmt aufgebracht und montiert wird.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass ein Chipträger (9, 11) auf der Oberseite (101) des Substrats (1) montiert wird, auf den der Chip (2) montiert wird.
  26. Verfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass der Chip (2) aufgeklebt wird, wobei der Kleber derart aushärtet, dass der Chip (2) dadurch gekrümmt wird.
  27. Verwendung eines Verkapselungsmaterials zur Ausbildung einer gegen nasschemische Angriffe resistenten Verkapselung (7) eines auf einer Oberseite (101) eines Substrats (1) montierten Chips (2), wobei das Verkapselungsmaterial ein duroplastisches Netzwerk einer Polymerzusammensetzung mit zumindest einer ersten Polymerkomponente (P1) und einer zweiten Polymerkomponente (P2) aufweist, die über einen Vernetzer (Z) chemisch kovalent verbunden sind, wobei die Polymerzusammensetzung gegen nasschemische Angriffe durch Säuren und durch Basen, die auf das missbräuchliche Freilegen des Chips (2) abzielen, resistent ist, wobei die erste Polymerkomponente (P1) Schutz gegenüber Angriffen durch Säuren bietet und die zweite Polymerkomponente (P2) Schutz gegenüber Angriffen durch Basen bietet, wobei die erste Polymerkomponente (P1) und die zweite Polymerkomponente (P2) der Polymerzusammensetzung in dem duroplastischen Netzwerk so miteinander vernetzt sind, dass bei einem Angriff mit Basen nur der Teil der ersten Polymerkomponente (P1), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Basenangriffen resistenten zweiten Polymerkomponente (P2) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, und dass bei einem Angriff mit Säuren entsprechend nur der Teil der zweiten Polymerkomponente (P2), der in der dem Angriff unmittelbar ausgesetzten Oberfläche der Polymermatrix angeordnet ist, zerstört wird, während ausreichend intakte Polymerketten der gegenüber Säureangriffen resistenten ersten Polymerkomponente (P1) verbleiben und die unterhalb der Oberfläche angeordneten Polymerkomponenten vor dem nasschemischen Angriff schützen, so dass bei einem Angriff durch Säuren oder Basen jeweils nur die oberste Schicht des Verkapselungsmaterials abgetragen werden kann und das Verkapselungsmaterial nur durch wechselseitige Säuren- und Basenangriffe Schicht für Schicht abgetragen werden kann.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109960A1 (de) 2016-05-31 2017-11-30 Infineon Technologies Ag Halbleitergehäuse, Chipkarte und Verfahren zum Herstellen eines Halbleitergehäuses

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004058305B3 (de) * 2004-12-02 2006-05-18 Infineon Technologies Ag Halbleiterbauteil mit einem eine Passivierungsschicht aufweisenden Halbleiterchip sowie Verfahren zur Herstellung desselben
US8110912B2 (en) * 2008-07-31 2012-02-07 Infineon Technologies Ag Semiconductor device
US20140047567A1 (en) * 2012-08-13 2014-02-13 Nxp B.V. Method and system for secure configuration of an electronic device via an rfid ic
WO2017082926A1 (en) * 2015-11-13 2017-05-18 Intel Corporation Apparatus and method for mitigating surface imperfections on die backside film
CN111941943A (zh) * 2019-05-15 2020-11-17 辉能科技股份有限公司 化学系统的封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030010970A1 (en) * 2001-07-10 2003-01-16 Yujiro Hara Active matrix substrate and method of manufacturing the same
EP1321480A2 (de) * 2001-12-21 2003-06-25 Shin-Etsu Chemical Co., Ltd. Thixotrope, fluorierte härtbare Zusammensetzungen und damit versiegelte Gegenstände

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968849A (en) * 1995-06-26 1999-10-19 Motorola, Inc. Method for pre-shaping a semiconductor substrate for polishing and structure
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
JP3982895B2 (ja) * 1997-04-09 2007-09-26 三井化学株式会社 金属ベース半導体回路基板
JP3706533B2 (ja) * 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール
US6827657B2 (en) * 2001-08-06 2004-12-07 Acushnet Company Golf balls including a staged resin film and methods of making same
JP2006036930A (ja) * 2004-07-27 2006-02-09 Nitto Denko Corp 光半導体素子封止用樹脂

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030010970A1 (en) * 2001-07-10 2003-01-16 Yujiro Hara Active matrix substrate and method of manufacturing the same
EP1321480A2 (de) * 2001-12-21 2003-06-25 Shin-Etsu Chemical Co., Ltd. Thixotrope, fluorierte härtbare Zusammensetzungen und damit versiegelte Gegenstände

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109960A1 (de) 2016-05-31 2017-11-30 Infineon Technologies Ag Halbleitergehäuse, Chipkarte und Verfahren zum Herstellen eines Halbleitergehäuses

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