DE10144704B4 - Verfahren zum Verbinden eines Bauelements mit einem Träger - Google Patents
Verfahren zum Verbinden eines Bauelements mit einem Träger Download PDFInfo
- Publication number
- DE10144704B4 DE10144704B4 DE10144704A DE10144704A DE10144704B4 DE 10144704 B4 DE10144704 B4 DE 10144704B4 DE 10144704 A DE10144704 A DE 10144704A DE 10144704 A DE10144704 A DE 10144704A DE 10144704 B4 DE10144704 B4 DE 10144704B4
- Authority
- DE
- Germany
- Prior art keywords
- connection
- connection area
- component
- microparticles
- flexible
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
- H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0307—Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/52—Plural diverse manufacturing apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Verfahren
zum Verbinden eines Bauelements (104) mit einem Träger, wobei
das Bauelement (104) zumindest einen ersten Anschlussbereich (110)
aufweist, wobei der Träger
zumindest einen zweiten Anschlussbereich aufweist, mit folgenden
Schritten
Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen (100) auf dem ersten Anschlussbereich (110) und auf dem zweiten Anschlussbereich;
Verbinden des ersten Anschlussbereichs (110) und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen (100),
wobei die Mikroteilchen (100) beim Verbinden des ersten Anschlussbereichs (110, 118) und des zweiten Anschlussbereichs ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung erzeugt wird.
Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen (100) auf dem ersten Anschlussbereich (110) und auf dem zweiten Anschlussbereich;
Verbinden des ersten Anschlussbereichs (110) und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen (100),
wobei die Mikroteilchen (100) beim Verbinden des ersten Anschlussbereichs (110, 118) und des zweiten Anschlussbereichs ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung erzeugt wird.
Description
- Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zum Verbinden eines Bauelements mit einem Träger, und insbesondere auf ein Verfahren zum Verbinden, das eine flexible Verbindung zwischen den zu verbindenden Komponenten ermöglichen. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zum Verbinden von Chipelementen mit einer gedruckten Schaltungsplatine.
- Die Kosten im sogenannten Back End of Line (BEOL = am Ende der Fertigungslinie) bei der Chipherstellung für das Gehäusen der Chips lassen sich um den Faktor 10 pro Chip reduzieren, wenn man den Chip direkt auf die gedruckte Schaltungsplatine oder auf das Board bondet.
- Der Nachteil dieser direkten Anbringung der Chips auf einer gedruckten Schaltungsplatine besteht in den unterschiedlichen Ausdehnungskoeffizienten der verwendeten Materialien, also einer fehlenden Anpassung der Ausdehnungskoeffizienten (CTE-missmatch = CTE-Fehlanpassung; CTE = Coefficient of Temperature Expansion = Koeffizient der Temperaturausdehnung). Im Bereich von Temperaturen zwischen –65°C bis +150°C treten störende Haftungsprobleme auf, welche von Scherkräften herrühren.
- Die gerade beschriebenen Fertigungsprozesse werden auch als „Wafer Level Package" bzw. „Wafer Scale Assembly" bezeichnet. Der wichtige, kostensparende Schritt bei der Herstellung wird dadurch erreicht, dass der serielle Prozess des Gehäusens von bereits vereinzelten Chips durch einen parallelen, auf dem vollständigen Wafer durchzuführenden Prozess ersetzt wird, bei dem geeignete Verbindungselemente für den Kontakt gegenüber der Schaltungsplatine (PCB = Printed Circuit Board) eingesetzt werden. Verschiedene Verbindungstechniken sind be kannt, mittels denen die störenden Haftungsprobleme aufgrund der auftretenden Scherkräfte in dem oben genannten Temperaturbereich von –65°C bis +150°C vermieden werden sollen. Die gängigsten Techniken werden nachfolgend kurz erläutert.
- Gemäß einer ersten Technik werden die Anschlussflächen des Chips (Chipkontakte) auf dem Wafer mit Lottröpfchen belegt, die durch einen Heizschritt einen starren Kontakt mit der gedruckten Schaltungsplatine herstellen, wie dies bei der Flip-Chip Technik beispielsweise zum Einsatz kommt.
- Mit zunehmender Chipgröße schlagen die oben erwähnten Scherkräfte jedoch zunehmend zu Buche. Ein bekanntes Konzept zur Vermeidung der auftretenden Scherkräfte aufgrund der thermischen Fehlanpassung besteht darin, eine elastische, dielektrische Schicht vorzusehen, die zwischen dem Chip und der Platine angeordnet ist, wobei eine elektrische Kontaktierung über einen oder mehrere auf das flexible Dielektrikum aufgedampften Leiter erfolgt.
- Diese Vorgehensweise ist jedoch dahingehend nachteilhaft, dass zusätzlich die dielektrische Schicht vorzusehen ist, die ferner mit der entsprechenden Kontaktierung zur Verbindung der Anschlussflächen auf dem Chip und auf der Platine versehen sein muss, was mit einem erhöhten Aufwand und Kosten einhergeht.
- Die
US 5,818,700 A betrifft die Verbindung von ersten und zweiten elektronischen Bauelementen mittels eines nicht-leitfähigen nanoporösen Films, wobei innerhalb der Poren des Films Metallmaterialien abgeschieden sind. Ein erstes Element und ein zweites Element umfassen jeweils Anschlussflächen, zwischen denen der nanoporöse Film gebildet ist, in dessen Poren ein leitfähiges Material abgeschieden ist. - Die WO 01/61753 A1 betrifft ein elektronisches Bauelement mit einer elektrisch leitenden Verbindung aus Carbon-Nanoröhren, wobei die Nanoröhren in Kontaktlöchern einer Isolationsschicht zu erzeugen sind. Genauer gesagt, wird stets eine nicht-leitende Schicht auf einer ersten leitenden Schicht aufgebracht, und in der Schicht wird ein Durchgangsloch mit erwünschten Abmessungen erzeugt, in dem dann die Carbon-Nanoröhren aufgewachsen werden. Anschließend erfolgt über die so erzeugten Verbindungselemente eine Kontaktierung mit einer zweiten leitfähigen Schicht.
- Die WO 00/30141 A1 beschreibt, auf welche Art und Weise Bündel von Carbon-Nanoröhren erzeugt werden können, speziell für die Verwendung bei Feldemissionsbauelementen.
- Die
EP 1 096 533 A1 beschreibt ein Verfahren zur Herstellung von strukturierten Filmen aus Carbon-Nanoröhren. Auf eine strukturierte Anschlussfläche, zum Beispiel aus Aluminium, wird die erwünschten Nanoröhren abgeschieden und ausgeheilt, so dass sich die erwünschten Strukturen ergeben. - Die
DE 44 24 753 A1 betrifft ein Retina-Implantat, welches ein Filament-Elektroden-Array aufweist, das ein flexibles isolierendes Substrat und leitfähige Filamente umfasst. Die Kontaktierungen der einzelnen Filamente beziehungsweise zu dem flexiblen Substrat mit elektrischen Bauelementen erfolgt über Kontakt-Bumps an den Kanten des flexiblen Substrats, wobei die Kontakt-Bumps und die Oberfläche des Substrats zur Aufnahme der Filamente mikromechanisch strukturiert ist, um eine Klettverschluss-ähnliche Verbindung zwischen dem flexiblen Elektroden-Array und dem Substrat zu erhalten. - Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein vereinfachtes Verfahren zum Verbinden eines Bauelements mit einem Träger zu schaffen, mittels dem Haftungsprobleme aufgrund thermischer Fehlanpassungen vermieden werden können.
- Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 oder Anspruch 2 gelöst.
- Die vorliegende Erfindung schafft ein Verfahren zum Verbinden eines Bauelements mit einem Träger, wobei das Bauelement zumindest einen ersten Anschlussbereich aufweist, und wobei der Träger zumindest einen zweiten Anschlussbereich aufweist, mit folgenden Schritten:
Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen auf dem ersten Anschlussbereich und/oder auf dem zweiten Anschlussbereich;
Verbinden des ersten Anschlussbereichs und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen. - Die vorliegende Erfindung schafft ein Verfahren zum Verbinden eines Bauelements mit einem Träger über einer auf dem Bauelement angeordnete Umverdrahtungsebene, wobei das Bauelement zumindest einen Bauelementanschlussbereich umfasst, wobei die Umverdrahtungsebene zumindest einen ersten Anschlussbereich umfasst, der mit dem Bauelementanschlussbereich verbunden ist, und wobei der Träger zumindest einen zweiten Anschlussbereich umfasst, mit folgenden Schritten:
Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen auf dem ersten Anschlussbereich und/oder auf dem zweiten Anschlussbereich;
Verbinden des ersten Anschlussbereichs und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen. - Gemäß der vorliegenden Erfindung sind die zu verbindenden Anschlussbereiche oder Anschlussflächen jeweils mit den elektrisch leitfähigen, flexiblen Mikroteilchen versehen, so dass beim Verbinden derselben die Mikroteilchen ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung hergestellt wird.
- Gemäß der vorliegenden Erfindung handelt es sich nach einem Ausführungsbeispiel bei den Mikroteilchen um sogenannte Carbon-Nanotubes (Nanotubes), welche eine Länge im Bereich von etwa 100 μm bis 200 μm, vorzugsweise von 150 μm haben.
- Gemäß einem bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens erfolgt die Aufbringung der flexiblen Mikroteilchen auf Waferebene, d.h. vor einer Vereinzelung der einzelnen Chips. Auf diese Weise lassen sich auf einfache Art und Weise eine Vielzahl von Metallflächen mit den Mikroteilchen bedecken.
- Werden die Mikroteilchen auf den den Bauelementen zugeordneten Anschlussflächen aufgebracht, so kann dies entweder direkt auf den Bauelementen erfolgen, oder auf einer Umverdrahtungsebene (Redistribution Layer), mittels dem die Anschlussflächen eines Chips entsprechend eines vorbestimmten Musters umverdrahtet werden.
- Andere bevorzugte Weiterbildungen der vorliegenden Anmeldung sind unter Ansprüchen näher definiert.
- Anhand der beiliegenden Zeichnungen werden nachfolgend bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen:
-
1 ein Beispiel für ein aufgewachsenes Carbon-Nanotube-Bündel, welches gemäß der vorliegenden Erfindung auf den Anschlussflächen erzeugt wird; -
2 einen strukturierten Katalysator zur Erzeugung der dicht gepackten Carbon-Nanotubes; -
3 eine beispielhafte Darstellung eines Chips mit Anschlussflächen; und -
4 eine beispielhafte Darstellung einer Umverdrahtungsebene die beispielsweise dem Chip aus3 zugeordnet ist. -
1 zeigt eine Aufnahme eines aufgewachsenen Carbon-Nanotube-Bündels. Die einzelnen, elektrisch leitfähigen, flexiblen Bündel sind in1 gut zu erkennen. Ein solches Bündel ist beispielsweise mit dem Bezugszeichen100 versehen. Durch die Bündel, welche einen im wesentlichen quadratischen Querschnitt haben, mit einer Seitenlänge von etwa 100 μm, ist eine flexible Verbindung zu anderen Anschlussflächen möglich. Die Bündel100 sind auf einer strukturierten Metallfläche aufgewachsen, und im linken, oberen Bereich der1 ist eine detaillierte Darstellung eines Ausschnitts eines beispielhaften Bündels zu erkennen. Wie aus diesem Ausschnitt zu erkennen ist, wird das Bündel100 aus einer Vielzahl von elektrisch leitfähigen, flexiblen Carbon-Nanotube-Fasern oder Mikroteilchen gebildet, wobei die Anordnung in den gezeigten Bündeln zu einer guten Bruchsicherheit der Nanotubes oder Mikroteilchen führt. - In
2 ist der strukturierte Katalysator gezeigt, welcher verwendet wird, um die dichtgepackten Nanotubes aufzuwachsen. Dieses Wachstum kann auf jeder geeigneten, blanken Metall-Legierung bewirkt werden. - Gemäß der vorliegenden Erfindung wird ein Haftungsproblem aufgrund einer thermischen Fehlanpassung zwischen zwei Anschlussflächen dadurch gelöst, dass eine flexible Verbindung zwischen den zu verbindenden Komponenten gewählt wird. Hierbei eignet sich in hervorragender Weise ein in der makroskopischen Welt bewährtes Verbindungsverfahren, die Klettverschlusstechnik, bzw. die flexible Litzentechnik, bei der anstelle eines massiven Kupferdrahtes eine Kupferlitze Verwen dung findet. Die vorliegende Erfindung überträgt diese bekannten Verbindungsverfahren auf die mikroskopische Ebene, insbesondere auf die Wafer Scale Assembly, indem Nanotubes (leitfähige flexible Mikroteilchen) als Bindeglied für mikroskopische Kontakte nutzbar gemacht werden. Mittels der anhand der
1 und2 beschriebenen Nanotubes lassen sich kostenintensive Prozesse vermeiden, insbesondere lässt sich jedwelche thermische Fehlanpassung aufgrund der Flexibilität eines Bündels von Nanotubes ausgleichen, wobei das Elastizitätsmodul einer einzelnen Nanotube, eines einzelnen Teilchens, im Bereich von TPa liegt. - Die Verwendung der Nanotubes hat eine Mehrzahl von Vorteilen, die nachfolgend erläutert werden.
- Die Nanotubes sind sehr gut leitfähig und lassen sich insbesondere ohne lithographischen Schritt direkt auf die Metallpads (Metallanschlussflächen, Anschlussbereiche), die ein Bauelement, wie beispielsweise ein Mikrochip als Kontaktfläche aufweist, aufwachsen.
- Die Prozessdauer für die Herstellung der Nanotubes als Steckverbindung liegt im Bereich weniger Minuten und ist parallel auf beliebig vielen Wafern durchführbar.
- Der Herstellungsprozess für die Steckverbindung findet auf dem vollständigen Wafer statt und lässt sich beliebig hochskalieren, so dass beispielsweise auch Plasmaanlagen für Fensterscheibenbeschichtungen herangezogen werden können.
- Ein weiterer entscheidender Vorteil ergibt sich aus der Möglichkeit, den Mikrochip bei einer Fehlfunktion wieder entfernen zu können, so fern die gewählte Verbindung auf beiden Anschlussflächen die Nanotubes vorgesehen hat, um so den mikroskopischen Klettverschluss zu erzeugen. Bei einer solchen Kontaktierungsmethode ist ferner eine Frühkontaktierung zu Chip-Testzwecken möglich.
- Ein weiterer Vorteil besteht darin, dass lithographische Strukturierungsprozesse entfallen, da die Nanotubes ohnehin nur auf den Metallflächen des Mikrochips wachsen.
- Die Länge der Nanotubes liegt vorzugsweise zwischen 100 und 200 μm, gemäß einem bevorzugten Ausführungsbeispiel bei 150 μm (siehe
1 ), wodurch sichergestellt ist, dass auch zu erwartende Unebenheiten auf der Platine, die zu unterschiedlichen Abständen zwischen Chip und Platine führen, flexibel überbrückt werden können. - Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass die Sicherungen (fuses) der Chips erhalten bleiben.
- Gemäß der vorliegenden Erfindung wird somit eine bekannte Verbindungstechnik, z.B. der Klettverschluss, durch bekannte elektrisch leitfähige Mikrofasern, die Carbon-Nanotubes, CNTs auf das Gebiet der Wafer Scale Assembly (WSA) angewendet. Die gute Leitfähigkeit der Faser wird in dieser Anwendung in Kombination mit den hervorragenden elastischen Eigenschaften der Nanotube-Bündel auf einem neuen Gebiet, dem Wafer Level Package bzw. dem Wafer Scale Assembly verwendet. Die elektrischen und mechanischen Vorzüge eines Nanotube-Faserbündels werden hier für das „Bonden" von Mikrochips nutzbar gemacht.
- Die Kontaktpads von Mikrochips mit Durchmessern von beispielsweise 70 bis 80 μm lassen sich bei einer geeigneten Metallisierung über ein Plasma-TVD-Verfahren mit Carbon-Nanotubes „bewachsen". Dies führt zu einer innigen Verbindung der Nanotubes mit der Metallfläche, aufgrund der gewählten Prozessführung, und sorgt so für minimale Kontaktwiderstände zum Mikrochip. Die aufgewachsenen Carbon-Nanotube-Bündel dienen beispielsweise als Steckverbinder für die Kontaktierung eines Chips mit einer Platine, bzw. mit einem Anschlussleitungsraum oder einer Umverdrahtungsebene.
- Wie oben bereits ausgeführt wurde, lassen sich durch die Verwendung der Nanotubes unterschiedliche Verbindungstechniken realisieren, die nachfolgend nochmals näher erläutert werden sollen.
- Ein erstes Ausführungsbeispiel der vorliegenden Erfindung besteht darin, dass sowohl auf den Anschlussflächen eines Chips als auch auf gegenüberliegenden Anschlussflächen eines Trägers wie beispielsweise einer gedruckten Schaltungsplatine, die Mikroteilchen (Nanotubes) erzeugt werden, die dann beim Verbinden der zwei Anschlussflächen ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung erzeugt wird.
- Ein weiteres Ausführungsbeispiel sieht vor, in Analogie zu Litzen, zumindest einen freiliegenden Teil der Nanotubes, die auf einer der Anschlussflächen aufgewachsen sind, mit einer leitfähigen Schicht zu bedecken, entweder einer Metallisierung oder einem leitfähigen Kleber, so dass in einem nachfolgenden Verbindungsschritt eine Lötverbindung bzw. eine Klebeverbindung zwischen den Anschlussflächen erreicht wird, was selbstverständlich in diesem Fall eine nicht-lösbare Verbindung ist. Hierfür werden die Kunststoff-Faserfüße (die freiliegenden Abschnitte der Nanotubes) mittels eines Tauchprozesses oder einer Metallüberziehung metallisiert.
- Ein weiteres Ausführungsbeispiel betrifft die Montage über Klebetechnik, bei der zumindest die nicht-leitfähigen Enden, die in
1 beispielsweise mit102 bezeichnet sind, bedeckt werden, und während der Verbindung wird der Kleber ausgehärtet und schrumpft dabei, um so einen guten Druckkontakt zwischen den Anschlussflächen zu realisieren. Alternativ kann anstelle der Bedeckung der freiliegenden Enden der Nanoteilchen auch der Kleber auf einer gegenüberliegenden Anschlussfläche aufgebracht werden, so dass die Nanoteilchen dann in denselben eingedrückt werden, und bei einer nachfolgenden Verbindung derselbe aushärtet und schrumpft, um die gerade erwähnte Verbindung zu ermöglichen. - In
3 ist beispielhaft ein Chip104 gezeigt, beispielsweise ein Speicherchip mit einer Mehrzahl von Speicherbereichen106 sowie dazwischen liegenden Signalleitungsbereichen108 , wobei in einem Abschnitt der Signalleitungsbereich108 zusätzlich Anschlussbereiche110 vorgesehen sind, über die der Chip104 mittels der gerade beschriebenen Verbindungstechniken mit einer gedruckten Schaltungsplatine (Board) oder einem anderen Träger verbunden werden kann. - Anstelle der anhand der
3 beschriebenen direkten Verbindung des Chips104 mit einer Platine wird oftmals auch eine Lösung gewählt, bei der eine Umverdrahtungsschicht (Redistribution Schicht) vorgesehen ist, mittels der die im Regelfall recht eng beabstandeten Anschlussflächen110 , die ferner eine kleine Abmessung haben, entsprechend einer beliebigen Geometrie umverdrahtet werden, und gleichzeitig die Anschlussfläche der umverdrahteten Anschlussflächen vergrößert wird. -
4 zeigt ein Beispiel einer Umverdrahtungsschicht112 , die zur Verwendung mit dem Chip aus3 vorgesehen ist und eine Mehrzahl von Durchgangslöchern114 umfasst, mittels denen eine Kontaktierung der Anschlussflächen110 auf dem Chip104 durchgeführt wird. Die Umverdrahtungsschicht112 umfasst eine Mehrzahl von Leiterbahnen116 , die eine Verbindung zwischen der Durchkontaktierung114 und einzelnen Anschlussflächen118 herstellen. Die Anschlussfläche118 und die Leiterbahn116 sind entsprechend einer vorbestimmten Geometrie, die durch einen Anwender frei wählbar ist, ausgebildet. Wie zu erkennen ist, ist die Fläche der Anschlussfläche118 größer als die Fläche der Anschlussfläche110 auf dem Chip. - Während der Chip
3 das Aufwachsen der Nanotubes dann erlaubt, wenn eine erforderliche Justagegenauigkeit gegeben ist, ist dies bei der in4 gezeigten Umverdrahtungsebene sicher gegeben, da aufgrund der Umdimensionierung eine mechanische Anschlagjustage beim Aufwachsen der Nanotubes ermöglicht wird. - Wird die in
4 beschriebene Umverdrahtungsebene verwendet, so werden die Nanoteilchen, wie erwähnt, nicht auf den Anschlussflächen des Chips110 direkt aufgebracht, sondern auf den Anschlussflächen118 der Umverdrahtungsebene. Ansonsten sind dieselben Verbindungsmöglichkeiten gegeben, wie sie oben erwähnt und erläutert wurden. - Im Zusammenhang mit der Umverdrahtungsebene (Redistribution Layer) ist festzuhalten, dass hierdurch zusätzlich Kosten eingespart werden können, da auf einen Chip-Testlauf verzichtet werden kann. Der Testlauf auf dem Chip „,On-Chip", vor dem Gehäusen desselben gemäß der herkömmlichen Technik entfällt, wenn auf dem Redistribution Layer ein Bereich, in dem der Fuse-Block liegt, freigelassen wird, um auf die Fuses des Chips durch den Redistribution Layer durch zuzugreifen. Es existiert dann die Möglichkeit, die Fuses gezielt zu „schießen", d.h. den Chip nachträglich umzuverdrahten, um defekte Bereiche umzuadressieren. Durch den Redistribution Layer werden die Fuses also nicht unzugänglich.
-
- 100
- Mikroteilchen-Bündel
- 102
- freiliegendes Ende eines Mikroteilchen-Bündels
- 104
- Chip
- 106
- Speicherbereich
- 108
- Verbindungsleitungsbereich
- 110
- Anschlussfläche des Chips
- 112
- Umverdrahtungsebene
- 114
- Durchkontaktierung in der Umverdrahtungsebene
- 116
- Leiterbahn
- 118
- Anschlussfläche
Claims (5)
- Verfahren zum Verbinden eines Bauelements (
104 ) mit einem Träger, wobei das Bauelement (104 ) zumindest einen ersten Anschlussbereich (110 ) aufweist, wobei der Träger zumindest einen zweiten Anschlussbereich aufweist, mit folgenden Schritten Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen (100 ) auf dem ersten Anschlussbereich (110 ) und auf dem zweiten Anschlussbereich; Verbinden des ersten Anschlussbereichs (110 ) und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen (100 ), wobei die Mikroteilchen (100 ) beim Verbinden des ersten Anschlussbereichs (110 ,118 ) und des zweiten Anschlussbereichs ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung erzeugt wird. - Verfahren zum Verbinden eines Bauelements (
104 ) mit einem Träger über eine auf dem Bauelement (104 ) angeordnete Umverdrahtungsebene (112 ), wobei das Bauelement (104 ) zumindest einen Bauelement-Anschlussbereich (110 ) umfasst, wobei die Umverdrahtungsebene (112 ) zumindest einen ersten Anschlussbereich (118 ) umfasst, der mit dem Bauelement-Anschlussbereich (110 ) verbunden ist, und wobei der Träger zumindest einen weiteren Anschlussbereich umfasst, mit folgenden Schritten Erzeugen von elektrisch leitfähigen, flexiblen Mikroteilchen (100 ) auf dem ersten Anschlussbereich (118 ) und auf dem zweiten Anschlussbereich; und Verbinden des ersten Anschlussbereichs (118 ) und des zweiten Anschlussbereichs über die elektrisch leitfähigen, flexiblen Mikroteilchen (100 ), wobei die Mikroteilchen (100 ) beim Verbinden des ersten Anschlussbereichs (110 ,118 ) und des zweiten Anschlussbereichs ineinander greifen, nach Art eines Klettverschlusses, wodurch eine lösbare Verbindung erzeugt wird. - Verfahren nach Anspruch 2, bei dem der erste Anschlussbereich (
118 ) entsprechend einer Geometrie angeordnet ist, die sich von einer Anordnungsgeometrie des Bauelement- Anschlussbereichs (110 ) unterscheidet. - Verfahren nach einem der Ansprüche 1 bis 3, bei dem die elektrisch leitfähigen, flexiblen Mikroteilchen Carbon-Nanotubes (
100 ) sind, die eine Länge zwischen 100 μm und 200 μm haben. - Verfahren nach einem der Ansprüche 1 bis 4, bei dem eine Mehrzahl von Bauelementen (
104 ) mit oder ohne Umverdrahtungsebene (112 ) vorgesehen ist, wobei die Bauelemente (104 ) in einem Wafer angeordnet sind, wobei der Schritt des Erzeugens das Erzeugen der elektrisch leitfähigen, flexiblen Mikroteilchen (100 ) auf allen ersten Anschlussbereichen auf dem Wafer umfasst, wobei das Verfahren vor dem Verbinden ferner den Schritt des Vereinzelns der Bauelemente umfasst.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10144704A DE10144704B4 (de) | 2001-09-11 | 2001-09-11 | Verfahren zum Verbinden eines Bauelements mit einem Träger |
US10/241,546 US6927982B2 (en) | 2001-09-11 | 2002-09-11 | Method of connecting a device to a support, and pad for establishing a connection between a device and a support |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10144704A DE10144704B4 (de) | 2001-09-11 | 2001-09-11 | Verfahren zum Verbinden eines Bauelements mit einem Träger |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10144704A1 DE10144704A1 (de) | 2003-03-27 |
DE10144704B4 true DE10144704B4 (de) | 2007-10-04 |
Family
ID=7698615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10144704A Expired - Fee Related DE10144704B4 (de) | 2001-09-11 | 2001-09-11 | Verfahren zum Verbinden eines Bauelements mit einem Träger |
Country Status (2)
Country | Link |
---|---|
US (1) | US6927982B2 (de) |
DE (1) | DE10144704B4 (de) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10324377A1 (de) * | 2003-05-28 | 2005-01-05 | Infineon Technologies Ag | Wärmeableiteinrichtung, deren Verwendung und Halbleiterbauelementeanordnung |
DE10359424B4 (de) * | 2003-12-17 | 2007-08-02 | Infineon Technologies Ag | Umverdrahtungsplatte für Halbleiterbauteile mit engem Anschlussraster und Verfahren zur Herstellung derselben |
DE102004005255B4 (de) * | 2004-02-03 | 2005-12-08 | Siemens Ag | Verfahren zum Anordnen einer Leitungsstruktur mit Nanoröhren auf einem Substrat |
DE102004035368B4 (de) * | 2004-07-21 | 2007-10-18 | Infineon Technologies Ag | Substrat mit Leiterbahnen und Herstellung der Leiterbahnen auf Substraten für Halbleiterbauteile |
US7943418B2 (en) * | 2004-09-16 | 2011-05-17 | Etamota Corporation | Removing undesirable nanotubes during nanotube device fabrication |
US7776307B2 (en) * | 2004-09-16 | 2010-08-17 | Etamota Corporation | Concentric gate nanotube transistor devices |
US7462890B1 (en) | 2004-09-16 | 2008-12-09 | Atomate Corporation | Nanotube transistor integrated circuit layout |
US7345296B2 (en) | 2004-09-16 | 2008-03-18 | Atomate Corporation | Nanotube transistor and rectifying devices |
TW200629511A (en) * | 2004-11-04 | 2006-08-16 | Koninkl Philips Electronics Nv | Nanotube-based connection arrangement and approach |
US20100065820A1 (en) * | 2005-02-14 | 2010-03-18 | Atomate Corporation | Nanotube Device Having Nanotubes with Multiple Characteristics |
DE102005016930A1 (de) * | 2005-03-09 | 2006-09-21 | Mühlbauer Ag | Verfahren zum elektrischen und mechanischem Verbinden von Chipanschlussflächen mit Antennenanschlussflächen und Transponder |
US8168495B1 (en) | 2006-12-29 | 2012-05-01 | Etamota Corporation | Carbon nanotube high frequency transistor technology |
US20080272361A1 (en) * | 2007-05-02 | 2008-11-06 | Atomate Corporation | High Density Nanotube Devices |
WO2009088882A2 (en) * | 2007-12-31 | 2009-07-16 | Atomate Corporation | Edge-contacted vertical carbon nanotube transistor |
TW200947648A (en) * | 2008-05-01 | 2009-11-16 | Advanced Connection Tech Inc | Electronic device and method for making the same |
US8895950B2 (en) * | 2009-10-23 | 2014-11-25 | Nantero Inc. | Methods for passivating a carbonic nanolayer |
EP2889900B1 (de) | 2013-12-19 | 2019-11-06 | IMEC vzw | Verfahren zur Ausrichtung mikroelektronischer Bauelemente mittels Ausrichtungsflüssigkeit und elektrostatischer Ausrichtung sowie entsprechende Anordnung ausgerichteter mikroelektronischer Bauelemente |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4424753A1 (de) * | 1994-07-13 | 1996-01-18 | Fraunhofer Ges Forschung | Retina-Implantat |
US5818700A (en) * | 1996-09-24 | 1998-10-06 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
WO2000030141A1 (en) * | 1998-11-12 | 2000-05-25 | The Board Of Trustees Of The Leland Stanford Junior University | Self-oriented bundles of carbon nanotubes and method of making same |
EP1096533A1 (de) * | 1999-08-18 | 2001-05-02 | Lucent Technologies Inc. | Herstellungsverfahren einer gemusterten Kohlenstoffnanoröhreschicht |
WO2001061753A1 (de) * | 2000-02-16 | 2001-08-23 | Infineon Technologies Ag | Elektronisches bauelement mit einer elektrisch leitenden verbindung aus carbon-nanoröhren und verfahren zu seiner herstellung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6025647A (en) * | 1997-11-24 | 2000-02-15 | Vlsi Technology, Inc. | Apparatus for equalizing signal parameters in flip chip redistribution layers |
US6225143B1 (en) * | 1998-06-03 | 2001-05-01 | Lsi Logic Corporation | Flip-chip integrated circuit routing to I/O devices |
US6346189B1 (en) * | 1998-08-14 | 2002-02-12 | The Board Of Trustees Of The Leland Stanford Junior University | Carbon nanotube structures made using catalyst islands |
US5994766A (en) * | 1998-09-21 | 1999-11-30 | Vlsi Technology, Inc. | Flip chip circuit arrangement with redistribution layer that minimizes crosstalk |
US6250984B1 (en) * | 1999-01-25 | 2001-06-26 | Agere Systems Guardian Corp. | Article comprising enhanced nanotube emitter structure and process for fabricating article |
US6166444A (en) * | 1999-06-21 | 2000-12-26 | United Microelectronics Corp. | Cascade-type chip module |
WO2001001475A1 (en) * | 1999-06-30 | 2001-01-04 | The Penn State Research Foundation | Electrofluidic assembly of devices and components for micro- and nano-scale integration |
-
2001
- 2001-09-11 DE DE10144704A patent/DE10144704B4/de not_active Expired - Fee Related
-
2002
- 2002-09-11 US US10/241,546 patent/US6927982B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4424753A1 (de) * | 1994-07-13 | 1996-01-18 | Fraunhofer Ges Forschung | Retina-Implantat |
US5818700A (en) * | 1996-09-24 | 1998-10-06 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
WO2000030141A1 (en) * | 1998-11-12 | 2000-05-25 | The Board Of Trustees Of The Leland Stanford Junior University | Self-oriented bundles of carbon nanotubes and method of making same |
EP1096533A1 (de) * | 1999-08-18 | 2001-05-02 | Lucent Technologies Inc. | Herstellungsverfahren einer gemusterten Kohlenstoffnanoröhreschicht |
WO2001061753A1 (de) * | 2000-02-16 | 2001-08-23 | Infineon Technologies Ag | Elektronisches bauelement mit einer elektrisch leitenden verbindung aus carbon-nanoröhren und verfahren zu seiner herstellung |
Also Published As
Publication number | Publication date |
---|---|
US20030046809A1 (en) | 2003-03-13 |
US6927982B2 (en) | 2005-08-09 |
DE10144704A1 (de) | 2003-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10144704B4 (de) | Verfahren zum Verbinden eines Bauelements mit einem Träger | |
DE10333841B4 (de) | Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils | |
DE102005047856B4 (de) | Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen | |
DE102005025465B4 (de) | Halbleiterbauteil mit Korrosionsschutzschicht und Verfahren zur Herstellung desselben | |
DE10045043B4 (de) | Halbleiterbauteil und Verfahren zu dessen Herstellung | |
DE69527668T2 (de) | Anschlussstelle für Halbleiterbauelement | |
DE102011079708B4 (de) | Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser | |
DE102008019336A1 (de) | Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung | |
DE19743767A1 (de) | Halbleiterchip-Gehäuse für Oberflächenmontage sowie Verfahren zum Herstellen desselben | |
EP1097478B9 (de) | Halbleiterbauelement im chip-format und verfahren zu seiner herstellung | |
WO2006034682A1 (de) | Halbleiterbauteil mit in kunststoffgehäusemasse eingebetteten halbleiterbauteilkomponenten | |
DE102007010883A1 (de) | Leistungshalbleiteranordnung und Verfahren zu dessen Herstellung | |
DE102014115655A1 (de) | Umverteilungsschicht und Verfahren zur Bildung einer Umverteilungsschicht | |
DE10301510B4 (de) | Verfahren zur Herstellung eines Verkleinerten Chippakets | |
DE10105920A1 (de) | Halbleiterbaustein | |
DE10250634B4 (de) | Halbleiterstruktur mit nachgiebigem Zwischenverbindungselement und Verfahren zu deren Herstellung | |
DE102012105599B4 (de) | Verfahren zum Anbringen einer Metallfläche an einem Träger, Verfahren zum Anbringen eines Chips an einem Chipträger, Chip-Einhäusungsmodul und Einhäusungsmodul | |
DE102007050433B4 (de) | Halbleitermodul, Verfahren zum Herstellen eines Halbleitermoduls und Board mit einem Halbleitermodul | |
DE10241589A1 (de) | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern | |
DE102006046851A1 (de) | Schicht für Chip- Kontakt | |
DE102004003275B4 (de) | Halbleiterbauteil mit Verbindungselementen auf Halbleiterchips und Verfahren zur Herstellung derselben | |
DE102004015597B4 (de) | Halbleitervorrichtung mit schützender Gehäusestruktur | |
WO2020120287A1 (de) | Träger, anordnung mit einem träger und verfahren zum herstellen eines trägers | |
DE19841996B4 (de) | Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung | |
DE102004049654B3 (de) | Halbleiterbauteil mit Kunststoffgehäuse und Verfahren zur Herstellung desselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |