DE102004064028B4 - Verfahren zum Herstellen eines Waferebenenpakets - Google Patents

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    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit

Abstract

Verfahren zum Herstellen eines Waferebenenpakets, umfassend die folgenden Schritte:
Bilden eines ersten Fotolack-Musters (402) auf metallischen Kontaktflächen (401) mehrerer Chips (400) auf einem Wafer, um die metallischen Kontaktflächen (401) zu überdecken;
Bilden einer ersten dielektrischen Schicht (403) auf dem ersten Fotolack-Muster (402) und den mehreren Chips (400);
Aushärten der ersten dielektrischen Schicht (403);
Entfernen des ersten Fotolack-Musters (402);
Sägen der mehreren Chips (400) auf dem Wafer, um einzelne Chips zu bilden;
Auswählen von guten Chips und Anbringen der guten Chips an einer isolierenden Basis (405);
Aushärten der isolierenden Basis (405);
Bilden einer Materialschicht (407) auf der isolierenden Basis (405), um einen Raum zwischen den mehreren Chips (400) auf der isolierenden Basis (405) aufzufüllen;
Aushärten der Materialschicht (407);
Bilden einer zweiten dielektrischen Schicht (409) auf der Materialschicht (407) und den metallischen Kontaktflächen (401);
Ätzen eines Teilbereiches der zweiten dielektrischen Schicht...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Waferebenenpakets, das die Kosten senken und die Ausbeute und Zuverlässigkeit erhöhen kann.
  • Die Halbleitertechnologien entwickeln sich sehr schnell und insbesondere Halbleiterchips nehmen eine Entwicklung in Richtung einer Miniaturisierung. Im Gegensatz dazu nehmen die Anforderungen an die Funktionen der Halbleiterchips eine entgegengesetzte Entwicklung in der Richtung Vielfältigkeit. Tatsächlich müssen Halbleiterchips mehr I/O-Kontaktflächen in einem kleineren Gebiet aufweisen, so daß die Dichte der Pins sehr schnell gestiegen ist. Daher wird das Packen der Halbleiterchips immer schwieriger und die Ausbeute verringert sich.
  • Die Hauptaufgabe der Paketstruktur ist es, die Chips vor äußeren Schäden zu schützen. Ferner muß die Hitze, die durch die Chips erzeugt wird, wirksam durch die Paketstruktur verteilt werden, um die Funktion der Chips sicherzustellen.
  • Die frühe Lead-Frame-Pakettechnologie ist bereits für die modernen Halbleiterchips ungeeignet, da die Pindichte derselben zu hoch ist. Daher wurde eine neue Pakettechnologie BGA (Ball Grid Array) entwickelt, um die Paketanforderungen moderner Halbleiterchips zu erfüllen. Das BGA-Paket hat einen Vorteil darin, daß die sphärischen Pins eine kürzere Neigung als die des Lead-Frame-Paketes haben und die Pins schwer zu beschädigen und zu deformieren sind. Ferner führt der kürzere Signalübertragungsabstand dazu, daß die Arbeitsfrequenz gesteigert werden kann, um das Erfordernis einer schnelleren Bearbeitung zu erfüllen. Die meisten Pakettechnologien trennen Chips auf einem Wafer in einzelne Chips und folgendem Packen und Testen des Chips. Eine weitere Pakettechnologie, "Wafer Level Package (WLP)", kann die Chips auf einem Wafer packen, bevor die Chips in einzelne Chips getrennt werden. Die WLP-Technologie hat einige Vorteile, wie z. B. eine kürzere Herstellungszykluszeit, geringere Kosten und keine Notwendigkeit, zu unterfüllen oder zu spritzgießen.
  • Die Chips sind zum Beispiel Bildsensorchips. Gegenwärtig wird ein Bildsensormodul mittels eines COB- oder eines LCC-Verfahrens (LCC – „leadless chip carrier", COB – „chip an board") gebildet. Der eine Nachteil des COB-Verfahrens ist die geringe Ausbeuterate während des Packprozesses, aufgrund von Teilchenkontaminationen auf dem Sensorbereich. Die Nachteile des LCC-Verfahrens sind höhere Packkosten, aufgrund der Materialien, und eine geringere Ausbeuterate während des Packprozesses, aufgrund von Teilchenkontaminationen auf dem Sensorbereich. Ferner entwickelt die Firma SHELL CASE auch eine Waferebenenpakettechnik, wobei die Bildsensorchips, die von der SHELL CASE gepackt wurden, aufgrund des Erfordernisses von zwei Glasplatten und einem kompliziertem Verfahren teurer sind. Ferner ist die Transparenz schlecht, weil das Epoxid sich abnutzt, wodurch die potentielle Zuverlässigkeit verringert werden kann.
  • Das Dokument US 2004/0256687 A1 offenbart ein optisches Modul mit einer Verbindungsplatine und einem optischen Chip, welcher einen optischen Abschnitt aufweist. Eine Elektrode verbindet den optischen Abschnitt mit der Verbindungsplatine. Das bekannte optische Modul umfasst ferner einen Körper zum Halten einer Linse, welche einfallendes Licht auf den optischen Abschnitt des optischen Chips fokussiert.
  • Das Dokument EP 1 475 960 A2 offenbart eine Bilderfassungsvorrichtung, welche ein Halbleitersubstrat mit Lichtdetektoren und ein Abdeckglas umfasst, welches nur die Lichtdetektoren bedeckt. Die Lichtdetektoren sind mittels einer Verdrahtung mit einem externen Verbindungsanschluss elektrisch verbunden. In einer Ausführungsform umfasst die Bilderfassungsvorrichtung eine Linse, welche mittels einer Linsenhalterung über den Lichtdetektoren angeordnet ist.
  • In dem Dokument US 6,518,656 B1 wird ebenfalls eine Bilderfassungsvorrichtung beschrieben. Die Bilderfassungsvorrichtung weist ein reduziertes Profil auf und umfasst eine auf einer Leiterplatte hergestellte Schaltung mit einem Aufnahmeelement mit einem lichtempfindlichen Abschnitt. Die bekannte Bilderfassungsvorrichtung wird mit einem Gehäuse abgedeckt, welches eine Linse zum Fokussieren von Licht auf den lichtempfindlichen Abschnitt des Aufnahmeelements umfasst.
  • Das Dokument US 2003/0230804A1 beschreibt eine Halbleitervorrichtung mit einer Halbleiterstruktur, welche ein Halbleitersubstrat umfasst. Auf dem Halbleitersubstrat sind integrierte Schaltkreise und mehrere mit den Schaltkreisen in Verbindung stehende Kontaktflächen gebildet. Weiterhin ist eine Harzschicht zur Kapselung der Halbleiterstruktur vorgesehen.
  • Das Dokument EP 1 152 464 A2 offenbart ein Chip-ähnliches elektronisches Bauteil, wobei sämtliche Elektroden des Bauteils auf einer Oberfläche gebildet sind und eine Seitenwand des Bauteils mit einer Schutzschicht versehen ist.
  • Aus dem Artikel von Serikawa et al.: „Lift-off Patterning of Sputtered SiO2 Films", Journal of the Electrochemical Society, ISSN 0013-4651, 1981, Vol. 128, Nr. 4, Seite 918–9 geht ein Lift-off-Verfahren zur Herstellung einer aufgesputterten, strukturierten SiO2-Schicht hervor.
  • Die Erfindung berücksichtigt die oben genannten Probleme des Standes der Technik, und es ist eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Waferebenenpakets bereitzustellen.
  • Eine weitere Aufgabe der Erfindung ist es, auf einfache Weise eine Abschlußkontrolle des Waferebenenpakets durchführen zu können.
  • Ein weiteres Ziel der Erfindung ist es, die Kosten des Paketaufbaus zu verringern.
  • Ferner ist es Ziel der Erfindung, die Ausbeute des Paketaufbaus zu erhöhen.
  • Ein Bildsensormodul umfaßt eine isolierende Basis, ein Waferebenenpaket, eine Linsenhalterung und einen F. P. C. (F. P. C. – „flexible printed circuit"). Das Waferebenenpaket weist mehrere Bildsensorchips und mehrere Lötkugeln, die an der isolierenden Basis angebracht sind, auf. Mehrere Linsen sind in der Linsenhalterung angebracht und die Linsenhalterung ist auf den Bildsensorchips angeordnet. Die Linsenhalterung ist in dem F. P. C. angeordnet und der F. P. C. weist mehrere Lötverbindungen auf, die mit den Lötkugeln verbunden sind, um ein Signal der Bildsensorchips einfach übertragen zu können. Ferner können die Bildsensorchips mit passiven Komponenten oder anderen Chips in einer Seite-an-Seite-Anordnung oder einer Stapelanordnung gepackt sein.
  • Eine Waferebenenpaketstruktur umfaßt eine isolierende Basis, einen ersten Chip und einen zweiten Chip, eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine leitende Kontaktschicht, eine Isolationsschicht und Lötkugeln. Der erste Chip und der zweite Chip sind an die isolierende Basis geklebt. Die erste dielektrische Schicht ist auf der isolierenden Basis gebildet und in einen Raum außerhalb des ersten Chips und des zweiten Chips auf der isolierenden Basis gefüllt. Die zweite dielektrische Schicht ist auf dem zweiten Chip gebildet. Die leitende Kontaktschicht ist auf einer ersten metallischen Kontaktfläche des ersten Chips und einer zweiten metallischen Kontaktfläche des zweiten Chips gebildet, um die erste metallische Kontaktfläche und die zweite metallische Kontaktfläche zu überdecken, wobei die leitende Kontaktschicht mit der ersten metallischen Kontaktfläche und der zweiten metallischen Kontaktfläche elektrisch verbunden ist. Die Isolationsschicht ist auf der leitenden Kontaktschicht gebildet und die Isolationsschicht weist Öffnungen auf, die auf der leitenden Kontaktschicht gebildet sind. Die Lötkugeln sind auf die Öffnungen gelötet und mit der leitenden Kontaktschicht elektrisch verbunden. Der erste Chip ist ein DSP-Chip, ein Aktivchip, ein Passivchip, ein Trägerchip, ein CPU-Chip oder ein Prozessorchip und der zweite Chip ist ein CMOS-Bildsensorchip. Der Bildsensorchip ist mit dem DSP-Chip, dem Aktivchip, dem Passivchip, dem Trägerchip, dem CPU-Chip oder dem Prozessorchip in einer Seite-an-Seite-Anordnung gepackt.
  • Eine andere Waferebenenpaketstruktur umfaßt eine isolierende Basis, einen ersten Chip und einen zweiten Chip, eine erste dielektrische Schicht, eine zweite dielektrische Schicht, eine erste und zweite leitende Kontaktschicht, eine Isolationsschicht und Lötkugeln. Der erste Chip ist an die isolierende Basis geklebt. Die erste dielektrische Schicht ist auf der isolierenden Basis gebildet und in einen Raum außerhalb des ersten Chips auf der isolierenden Basis gefüllt. Die erste leitende Kontaktschicht ist auf einer ersten metallischen Kontaktfläche des ersten Chips gebildet, um die erste metallische Kontaktfläche zu überdecken, und die erste leitende Kontaktschicht ist mit der ersten metallischen Kontaktfläche elektrisch verbunden. Der zweite Chip ist an den ersten Chip geklebt. Die zweite dielektrische Schicht ist auf der ersten dielektrischen Schicht gebildet und in einen Raum außerhalb des zweiten Chips gefüllt, wobei die zweite dielektrische Schicht ein Kontaktloch aufweist, das auf der ersten leitenden Kontaktschicht gebildet ist. Die dritte dielektrische Schicht ist auf dem zweiten Chip gebildet. Die zweite leitende Kontaktschicht ist auf einer zweiten metallischen Kontaktfläche des zweiten Chips gebildet und in das Kontaktloch gefüllt, um die zweite metallische Kontaktfläche zu überdecken, wobei die zweite leitende Kontaktschicht mit der zweiten metallischen Kontaktfläche und der ersten leitenden Kontaktschicht elektrisch verbunden ist. Die Isolationsschicht ist auf der zweiten leitenden Kontaktschicht gebildet und die Isolationsschicht weist Öffnungen auf, die auf der zweiten leitenden Kontaktschicht gebildet sind. Die Lötkugeln sind auf Öffnungen gelötet und elektrisch mit der zweiten leitenden Kontaktschicht verbunden. Der erste Chip ist ein DSP-Chip, ein Aktivchip, ein Passivchip, ein Trägerchip, ein CPU-Chip oder ein Prozessorchip und der zweite Chip ist ein CMOS-Bildsensorchip. Der Bildsensorchip ist mit dem DSP-Chip, dem Aktivchip, dem Passivchip, dem Trägerchip, dem CPU-Chip oder dem Prozessorchip in einer Stapelanordnung gepackt.
  • Die Erfindung stellt ein Verfahren zum Herstellen eines Waferebenenpakets bereit. Als erstes wird ein erstes Fotolack-Muster auf metallischen Kontaktflächen mehrerer Chips auf einem Wafer gebildet, um die metallischen Kontaktflächen zu überdecken. Eine Siliziumdioxidschicht wird auf dem ersten Fotolack-Muster und den mehreren Chips gebildet. Folgend wird die Siliziumdioxidschicht ausgehärtet. Das erste Fotolack-Muster wird entfernt. Die meisten Chips auf dem Wafer werden gesägt, um eine einzelne Chips zu bilden. Als nächstes werden die guten Chips ausgewählt und an einer isolierenden Basis angebracht. Die isolierende Basis wird ausgehärtet. Eine Materialschicht wird auf der isolierenden Basis gebildet, um einen Raum zwischen den mehreren Chips auf der isolierenden Basis aufzufüllen. Die Materialschicht wird ausgehärtet. Eine zweite dielektrische Schicht wird auf der Materialschicht und den metallischen Kontaktflächen gebildet. Danach wird ein Teilbereich der zweiten dielektrischen Schicht auf den metallischen Kontaktflächen geätzt, um erste Öffnungen auf den metallischen Kontaktflächen zu bilden. Die zweite dielektrische Schicht wird ausgehärtet. Eine leitende Kontaktschicht wird auf den ersten Öffnungen gebildet, um eine elektrische Kopplung mit den metallischen Kontaktflächen zu bilden. Eine zweite Fotolackschicht wird auf der zweiten dielektrischen Schicht und der leitenden Kontaktschicht gebildet. Folgend wird ein Teilbereich der zweiten Fotolackschicht entfernt, um ein zweites Fotolack-Muster zu bilden und die leitende Kontaktschicht freizulegen, um zweite Öffnungen zu bilden. Die leitenden Verbindungen werden auf dem zweiten Fotolack-Muster und den zweiten Öffnungen, die mit der leitenden Kontaktschicht verbunden sind, gebildet. Die restliche zweite Fotolack-Schicht wird entfernt. Folgend wird eine Isolationsschicht auf den leitenden Verbindungen und der zweiten dielektrischen Schicht gebildet. Ein Teilbereich der Isolationsschicht auf den leitenden Verbindungen wird entfernt, um dritte Öffnungen zu bilden. Die Isolationsschicht wird ausgehärtet. Schließlich werden die Lötkugeln auf die dritten Öffnungen gelötet.
  • Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf eine Zeichnung näher erläutert. Hierbei zeigen:
  • 1 eine schematische Darstellung eines Bildsensormoduls;
  • 2 eine schematische Darstellung eines Pakets mit einer Seite-an-Seite-Anordnung;
  • 3 eine schematische Darstellung eines Pakets mit einer Stapelanordnung;
  • 4A bis 4J schematische Darstellungen eines erfindungsgemäßen Verfahrens zum Herstellen eines Waferebenenpakets; und
  • 5 eine schematische Darstellung einer Abschlußkontrolle eines Multi-CSP.
  • Einige beispielhafte Ausführungsformen werden folgend genauer beschrieben. Es wird darauf hingewiesen, daß die Erfindung in einem weiten Bereich von anderen Ausführungsformen, neben den explizit beschriebenen, ausgeführt werden kann, und der Bereich der Erfindung in den beiliegenden Ansprüchen definiert ist.
  • Ferner sind die Komponenten der verschiedenen Bauteile nicht maßstabsgerecht gezeigt. Einige Größen von verbundenen Komponenten sind vergrößert dargestellt und bedeutungslose Abschnitte sind nicht gezeigt, um eine deutlichere Beschreibung und besseres Verstehen der Erfindung zu ermöglichen.
  • Der erfindungsgemäße Chip kann mit passiven Komponenten (z. B. Kondensatoren) oder anderen Chips in einer Seite-an-Seite-Anordnung oder einer Stapelanordnung gepackt sein. Das IC-Paket kann durch die Halbleiterindustrie und die LCD-Industrie vollendet werden.
  • Ein Bildsensormodul ist wie in 1 gezeigt aufgebaut. Der Querschnitt des Waferebenenpaketaufbaus der vorliegenden Erfindung ist mit 101 bezeichnet. Das Bildsensormodul umfaßt eine isolierende Basis 100, ein Waferebenenpaket 101, eine Linsenhalterung 102 und einen F. P. C. 103. Das Material der isolierenden Basis 100 kann Glas, Silizium, Keramik oder Quarzkristall sein, und selbst eine runde oder eine rechtwinklige Form aufweisen. Das Waferebenenpaket 101 weist mehrere Bildsensorchips 104 und Chips 105, z. B. Digital-Signal-Process(DSP)-Chips, in einer Seite-an-Seite-Anordnung auf. Die Chips 105 können wahlweise angeordnet sein. Die Bildsensorchips 104 können CMOS-Bildsensorchips sein. Die Chips 105 können DSP-Chips, Aktivchips, Passivchips, Trägerchips, CPU-Chips oder Prozessorchips usw. sein. Die Bildsensorchips 104 und die Chips 105 sind in einer Seite-an-Seite-Anordnung gepackt. In dem Waferebenenpaket 101 sind die Bildsensorchips 104 und die Chips 105 an die isolierende Basis 100 geklebt, mittels eines Klebematerials 106, das eine gute thermische Leitfähigkeit aufweist und durch UV-Licht und/oder Wärme aushärtbar ist. Das Waferebenenpaket 101 weist mehrere metallische Lötkugeln 107 auf, die als Signalübertragungsmechanismus dienen.
  • Eine dielektrische Schicht 108 ist auf der isolierenden Basis 100 gebildet und in einen Raum außerhalb der Bildsensorchips 104 und der Chips 105 auf der isolierenden Basis gefüllt. Das Material der dielektrischen Schicht 108 kann Siliziumkautschuk sein.
  • Eine leitende Kontaktschicht 109 ist auf metallischen Kontaktflächen 115 der Bildsensorchips 104 und den metallischen Kontaktflächen 116 der Chips 105 gebildet, um die metallischen Kontaktflächen 115, 116 zu überdecken. Das heißt, daß die leitende Kontaktschicht 109 mit den metallischen Kontaktflächen 115, 116 elektrisch verbunden sein kann. Das Material der leitenden Kontaktschicht 109 kann Ni, Cu, Au, und eine Kombination hiervon sein.
  • Ferner kann eine Filmschicht 110 auf den Bildsensorchips 104 überdeckt sein. Das Material der Filmschicht 110 ist (SiO2) oder Al2O3, wobei das Material durch eine Schleuderbeschichtung gebildet ist, um eine Schutzschicht zu bilden. Die Dicke der Filmschicht 110 ist beab sichtigt geringer und bevorzugt 20 μm, so daß diese die Funktion der Bildsensorchips 104 nicht beeinflussen kann. Die Filmschicht 110 kann eine Filterschicht 111, z. B. eine IR-Filterschicht, aufweisen, die auf der Filmschicht 110 gebildet ist, um einen Filter zu bilden.
  • Eine Isolationsschicht 112 ist auf der leitenden Kontaktschicht 109 gebildet und die Isolationsschicht 112 weist Öffnungen auf der leitenden Kontaktschicht 109 auf. Die Isolationsschicht 112 sollte nicht die Bildsensorchips 104 überdecken, um das Bild ungestört zu erfassen. Das Material der Isolationsschicht 112 kann Epoxid, Kunststoff und eine Kombination hiervon sein.
  • Die Linsenhalterung 102 ist auf den Bildsensorchips 104 angebracht und Linsen 113, 114 sind in der Linsenhalterung 102 angeordnet. Die Linsenhalterung 102 ist in dem F. P. C. 103 angeordnet und der F. P. C. 103 weist mehrere Lötverbindungen 117 auf, die mit den Lötkugeln 107 verbunden sind, um ein Signal einfach zu übertragen. Somit hat die Kombination der Linsenhalterung 102 und dem F. P. C. 103 der vorliegenden Erfindung die Funktion einer Testkarte und sie kann als Abschlußkontrolle der Multi-CSP verwendet werden, wie in 5 gezeigt.
  • Ein Waferebenenpaketaufbau ist in 2 gezeigt. Der Paketaufbau umfaßt eine isolierende Basis 200, Bildsensorchips 201 und Chips 202, eine erste dielektrische Schicht 205, eine zweite dielektrische Schicht 207, eine leitende Kontaktschicht 206, eine Isolationsschicht 209 und Lötkugeln 208. Das Material der isolierenden Basis 200 kann Glas, Silizium, Keramik oder Quarzkristall usw. sein und selbst eine runde oder rechtwinklige Form aufweisen. Die Bildsensorchips 201 und die Chips 202 sind in einer Seite-an-Seite-Anordnung gepackt. Die Bildsensorchips 201 und die Chips 202 sind an die isolierende Basis 200 mittels eines Klebematerials 203 mit guten thermischen Eigenschaften geklebt, wobei der Kleber durch UV-Licht oder Wärme aushärtbar ist. Die erste dielektrische Schicht 205 ist auf der isolierenden Basis 200 gebildet und in einen Raum außerhalb der Bildsensorchips 201 und der Chips 202 auf der isolierenden Basis 200 gefüllt. Das Material der ersten dielektrischen Schicht 205 kann Siliziumkautschuk sein.
  • Die zweite dielektrische Schicht 207 ist auf den Bildsensorchips 201 gebildet, um einen Sensorbereich der Bildsensorchips 201 zu überdecken. Das Material der zweiten dielektrischen Schicht 207 ist SiO2, um eine Schutzschicht zu bilden. Ferner kann eine Filterschicht auf der zweiten dielektrischen Schicht 207 gebildet sein und die Filterschicht ist z. B. eine IR-Filterschicht, um einen Filter zu bilden.
  • Die leitende Kontaktschicht 206 ist auf metallischen Kontaktflächen 210 der Bildsensorchips 201 und auf metallischen Kontaktflächen 204 der Chips 202 gebildet, um die metallischen Kontaktflächen 210, 204 zu überdecken. Tatsächlich kann die leitende Kontaktschicht 206 mit den metallischen Kontaktflächen 210, 204 elektrisch verbunden sein. Das Material der leitenden Kontaktschicht 206 kann Ni, Cu, Au, und eine Kombination hiervon sein. Die metallischen Kontaktflächen 210, 204 sind z. B. Al-Kontaktflächen. Die Isolationsschicht 209 ist auf der leitenden Kontaktschicht 206 gebildet und die Isolationsschicht 209 weist Öffnungen auf der leitenden Kontaktschicht 206 auf. Das Material der Isolationsschicht 209 kann Epoxid, Kunststoff, SINR (Siloxanpolymer) oder BCB sein. Die metallischen Lötkugeln 208 sind auf den Öffnungen mittels eines Lötverfahrens gebildet, so daß die metallischen Lötkugeln 208 mit der leitenden Kontaktschicht 206 elektrisch verbunden sind.
  • Die Chips 202 können DSP-Chips, Aktivchips, Passivchips, Trägerchips, CPU-Chips oder Prozessorchips sein und die Bildsensorchips 201 sind CMOS-Bildsensorchips. Die Bildsensorchips 201 sind mit den Chips 202 in einer Seite-an-Seite-Anordnung gepackt.
  • Ein weiterer Waferebenenpaketaufbau ist in 3 gezeigt. Die Chips sind in einer Ausführungsform in einer Stapelanordnung gepackt. Die Stapelanordnung umfaßt eine isolierende Basis 300, Bildsensorchips 301 und Chips 302, eine erste dielektrische Schicht 303, eine zweite dielektrische Schicht 304, eine dritte dielektrische Schicht 311, leitende Kontaktschichten 305a, 305b, eine Isolationsschicht 306 und Lötkugeln 307. Das Material der isolierenden Basis 300 ist Glas, Silizium, Keramik oder Quarzkristall usw. und hat selbst eine runde oder eine rechtwinklige Form. Die Bildsensorchips 301 und die Chips 302 sind in einer Stapelanordnung gepackt. Die Chips 302 sind an die isolierende Basis 300 mittels eines Klebematerials 310a mit einer guten thermischen Leitfähigkeit geklebt, wobei der Kleber durch UV-Licht und/oder Wärme aushärtbar ist. Die erste dielektrische Schicht 303 ist auf der isolierenden Basis 300 gebildet und in einen Raum außerhalb der Chips 302 auf der isolierenden Basis 300 gefüllt. Das Material der ersten dielektrischen Schicht 303 kann Siliziumkautschuk sein.
  • Die leitende Kontaktschicht 305a ist auf metallischen Kontaktflächen 309 auf den Chips 302 gebildet, um die metallischen Kontaktflächen 309 zu überdecken, um diese mit den metallischen Kontaktflächen 309 elektrisch zu verbinden. Die Bildsensorchips 301 sind an die Chips 302 mittels eines Klebematerials 310b mit einer guten thermischen Leitfähigkeit geklebt, wobei der Kleber durch UV-Licht und/oder Wärme aushärtbar ist. Die zweite dielektrische Schicht 304 ist auf der ersten dielektrischen Schicht 303 gebildet und in einen Raum außerhalb der Bildsensorchips 301 gefüllt und die zweite dielektrische Schicht 304 weist ein Kontaktloch 312 auf, das auf der leitenden Kontaktschicht 305a gebildet ist. Das Material der zweiten dielektrischen Schicht 304 ist SiO2.
  • Ferner ist die dritte dielektrische Schicht 311 auf den Bildsensorchips 301 gebildet, um einen Sensorbereich der Bildsensorchips 301 zu überdecken. Jedoch sollte die dritte dielektrische Schicht 311 nicht die Funktion der Bildsensorchips 301 beeinträchtigen. Das Material der dritten dielektrischen Schicht 311 ist SiO2, um eine Schutzschicht zu bilden. Insbesondere kann eine Filterschicht auf der dritten dielektrischen Schicht 311 auf den Bildsensorchips 301 gebildet sein und die Filterschicht ist z. B. eine IR-Filterschicht, um einen Filter zu bilden.
  • Die leitende Kontaktschicht 305b ist auf metallischen Kontaktflächen 308 der Bildsensorchips 301 gebildet und in das Kontaktloch 312 gefüllt, um die metallischen Kontaktflächen 308 zu überdecken. Tatsächlich ist die leitende Kontaktschicht 305b mit den metallischen Kontaktflächen 308 und der leitenden Kontaktschicht 305a elektrisch verbunden. Das Material der leitenden Kontaktschicht 305a, 305b kann Ni, Cu, Au und eine Kombination hiervon sein. Die metallischen Kontaktflächen 308, 309 sind z. B. Al-Kontaktflächen. Die Isolationsschicht 306 ist auf der leitenden Kontaktschicht 305b gebildet und die Isolationsschicht 306 hat Öffnungen auf der leitenden Kontaktschicht 305b. Das Material der Isolationsschicht 306 kann Epoxid, Kunststoff und eine Kombination hiervon sein.
  • Die metallischen Lötkugeln 307 sind auf Öffnungen mittels eines Lötverfahrens gebildet, so daß die metallischen Lötkugeln 307 elektrisch mit der leitenden Kontaktschicht 305b verbunden sind.
  • Die Chips 302 können DSP-Chips, Aktivchips, Passivchips, Trägerchips, CPU-Chips oder Prozessorchips sein und die Bildsensorchips 301 sind CMOS-Bildsensorchips. Die Bildsensorchips 301 sind mit den Chips 202 in einer Stapelanordnung gepackt.
  • 4A bis 4J sind schematische Darstellungen eines Verfahrens zum Herstellen eines Waferebenenpakets entsprechend der Erfindung.
  • Die Erfindung stellt ein Verfahren zum Herstellen eines Waferebenenpakets bereit. Zuerst wird ein erstes Fotolack-Muster 402 auf metallischen Kontaktflächen 401 von mehreren Chips 400 auf einem Wafer gebildet, um die metallischen Kontaktflächen 401 zu überdecken, wie in 4A gezeigt. Eine erste dielektrische Schicht wird auf dem ersten Fotolack-Muster 402 und den Chips 400 gebildet. Folgend wird die erste dielektrische Schicht ausgehärtet. Das erste Fotolack-Muster 402 wird entfernt, um eine dielektrische Schicht 403 zu bilden. Das Material der dielektrischen Schicht 403 ist SiO2 und mittels eines Schleuderbeschichtungsverfahrens gebildet, um eine Schutzschicht zu bilden. Die meisten Chips 400 auf dem Wafer werden entlang der Sägelinie 404 gesägt, um einzelne Chips zu bilden, wie in 4B gezeigt. Insbesondere kann eine Filterschicht auf der dielektrischen Schicht 403 gebildet sein und die Filterschicht ist z. B. eine IR-Filterschicht, um ein Filter zu bilden, wie auch bei den vorigen Ausführungsformen.
  • Ein Schritt zum Überdecken der Rückseite des verarbeiteten Siliziumwafers wird verwendet, um eine Dicke des Wafers um 100–300 μm nach dem Schritt zum Entfernen des ersten Fotolack-Musters 402 zu erhalten. Der verarbeitete Siliziumwafer mit der zuvor genannten Dicke wird einfach gesägt, um die Chips 400 auf dem Wafer in einzelne Chips zu trennen. Der Schritt zum Überdecken der Rückseite kann fortgelassen werden, wenn der verarbeitete Siliziumwafer ohne ein Überdecken der Rückseite nicht schwierig zu sägen ist. Die Chips 400 umfassen mindestens zwei Arten von Chips.
  • Als nächstes werden die einzelnen Chips getestet, um gute Standardchips 400 von diesen auszuwählen. Die guten Standardchips 400 werden aufgenommen und erneut auf einer isolierenden Basis 405 mit einem größeren Abstand zwischen zwei benachbarten Chips angeordnet und an die isolierende Basis 405 mit einem Klebematerial 406 mit einer guten thermischen Leitfähigkeit geklebt, wobei der Kleber durch UV-Licht und/oder Wärme aushärtbar ist. Die isolierende Basis 405 wird durch UV-Licht oder Wärme ausgehärtet, wie in 4C gezeigt. Das Klebematerial 406 ist ein Film auf der isolierenden Basis 405 und die Dicke des Klebematerials 406 ist bevorzugt 20–60 μm. Das Material der isolierenden Basis 405 kann Glas, Silizium, Keramik, Kristallmaterial usw. sein und selbst eine runde oder rechtwinklige Form aufweisen.
  • Die Chips 400 haben I/O-Kontaktflächen 401 auf der oberen Oberfläche. Das Klebematerial 406 der vorliegenden Erfindung ist bevorzugt ein Material mit guter thermischer Leitfähigkeit, so daß die Probleme (wie z. B. Spannungen), die aus der Temperaturdifferenz zwischen den Chips 400 und der isolierenden Basis 405 entstehen, vermieden werden können.
  • Eine Materialschicht 407 ist auf der isolierenden Basis 405 gebildet, um einen Raum zwischen dem Chip 400 und benachbarten Chips 400 aufzufüllen, wobei die Oberfläche der Materialschicht 407 und die Oberfläche der Chips 400 die gleiche Höhe aufweisen, wie in 4D gezeigt. Das Material der Materialschicht 407 kann ein Material sein, das durch UV-Licht oder Wärme aushärtbar ist. Folgend wird die Materialschicht 407 durch UV-Licht oder Wärme ausgehärtet. Die Materialschicht 407 kann durch ein Siebdruckverfahren oder ein Fotolithographieverfahren gebildet sein. Die Materialschicht 407 dient als Pufferschicht, um Spannungen durch Temperaturunterschiede usw. zu verringern. Die Materialschicht 407 kann ein durch UV-Licht und/oder Wärme aushärtbares Material sein, wie z. B. Siliziumkautschuk, Epoxid, Kunststoff, BCB usw.
  • Eine zweite dielektrische Schicht wird auf die Materialschicht 407 und die metallischen Kontaktflächen 401 aufgetragen. Das Material der zweiten dielektrischen Schicht kann SiO2 sein.
  • Folgend wird der Teilbereich der zweiten dielektrischen Schicht auf den metallischen Kontaktflächen 401 entfernt, mittels einer Fotomaske, um erste Öffnungen 408 auf den metallischen Kontaktflächen 401 zu bilden, und dann wird die dielektrische Schicht 409 durch UV-Licht oder Wärme ausgehärtet, wie in 4E gezeigt. Als nächstes kann wahlweise ein Plasmaätzen (RIE) verwendet werden, um die Oberfläche der metallischen Kontaktflächen 401 zu reinigen, um sicherzustellen, daß sich keine restlichen Materialien auf den metallischen Kontaktflächen 401 befinden.
  • Die leitende Kontaktschicht 410 ist auf den ersten Öffnungen 408 gebildet, um diese mit den metallischen Kontaktflächen 401 elektrisch zu verbinden, wie in 4F gezeigt. Ein bevorzugtes Material der leitenden Kontaktschicht 410 ist Ti, Cu, oder eine Kombination hiervon. Die leitende Kontaktschicht 410 kann durch ein physikalisches Verfahren, ein chemisches Verfahren oder eine Kombination hiervon, z. B. CVD, PVD, Sputtern und ein galvanisches, gebildet sein.
  • Eine zweite Fotolack-Schicht wird auf der dielektrischen Schicht 409 und der leitenden Kontaktschicht 410 gebildet. Folgend wird ein Teilbereich der zweiten Fotolack-Schicht belichtet und mittels einer Fotomaske entwickelt, um ein zweites Fotolack-Muster 411 zu bilden und die leitende Kontaktschicht 410 frei zulegen, um zweite Öffnungen 412 zu bilden, wie in 4G gezeigt.
  • Folgend werden leitende Verbindungen 413 durch ein Galvanikverfahren auf den zweiten Öffnungen 412 gebildet, um diese mit der leitenden Kontaktschicht 413 zu verbinden, wie in 4H gezeigt. Das Material der leitenden Verbindungen 413 ist bevorzugt Cu, Ni, Au oder eine Kombination hiervon. Die leitenden Verbindungen 413 werden Re-Distribution Layer (RDL) genannt.
  • Die restliche zweite Fotolack-Schicht 411 wird entfernt. Eine Isolationsschicht wird auf den leitenden Verbindungen 413 und der dielektrischen Schicht 409 gebildet. Ein Teilbereich der Isolationsschicht wird entfernt, um eine Isolationsschicht 414 und dritte Öffnungen 415 auf den leitenden Verbindungen 413 zu bilden, wie in 4I gezeigt. Die Isolationsschicht kann durch ein Schleuderbeschichtungsverfahren oder ein Siebdruckverfahren gebildet sein.
  • Die Erfindung kann wahlweise einen Schritt zum Bilden einer Epoxidschicht (nicht dargestellt) auf der rückwärtigen Oberfläche der isolierenden Basis 405 umfassen.
  • Die Isolationsschicht 414 wird ausgehärtet. Lötkugeln 416 werden auf den dritten Öffnungen 415 gebildet, wie in 4J gezeigt. Die Lötkugeln 416 können auf den dritten Öffnungen 415 mittels eines Siebdruckverfahrens angeordnet werden und die Lötkugeln 416 können mit den Oberflächen der leitenden Verbindungen 413 mittels eines IR-Reflow-Verfahrens verbunden werden.
  • Schließlich wird die isolierende Basis 405 entlang der Sägelinie 417 gesägt, um einzelne IC-Pakete zu trennen.
  • Somit kann das Verfahren zum Herstellen eines Waferebenenpakets der Erfindung die Kosten der Paketstruktur senken und die Ausbeute der Paketstruktur erhöhen. Ferner kann die Paketgröße einfach an die Testausrüstung, die Paketausrüstung usw. angepaßt werden.
  • Ferner kann die Erfindung beim Packen einer Halbleiterausrüstung und beim IC-Packen einer LCD-Ausrüstung angewendet werden. Hierbei handelt es sich um eine Anwendung für die LCD-Industrie. Die Chip-Scale-Packages (CSP's) sind auf einer Glasbasis gebildet.
  • Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen von Bedeutung sein.

Claims (4)

  1. Verfahren zum Herstellen eines Waferebenenpakets, umfassend die folgenden Schritte: Bilden eines ersten Fotolack-Musters (402) auf metallischen Kontaktflächen (401) mehrerer Chips (400) auf einem Wafer, um die metallischen Kontaktflächen (401) zu überdecken; Bilden einer ersten dielektrischen Schicht (403) auf dem ersten Fotolack-Muster (402) und den mehreren Chips (400); Aushärten der ersten dielektrischen Schicht (403); Entfernen des ersten Fotolack-Musters (402); Sägen der mehreren Chips (400) auf dem Wafer, um einzelne Chips zu bilden; Auswählen von guten Chips und Anbringen der guten Chips an einer isolierenden Basis (405); Aushärten der isolierenden Basis (405); Bilden einer Materialschicht (407) auf der isolierenden Basis (405), um einen Raum zwischen den mehreren Chips (400) auf der isolierenden Basis (405) aufzufüllen; Aushärten der Materialschicht (407); Bilden einer zweiten dielektrischen Schicht (409) auf der Materialschicht (407) und den metallischen Kontaktflächen (401); Ätzen eines Teilbereiches der zweiten dielektrischen Schicht (409) auf der metallischen Kontaktfläche (401), um erste Öffnungen (408) auf den metallischen Kontaktflächen (401) zu bilden; Aushärten der zweiten dielektrischen Schicht (409); Bilden einer leitenden Kontaktschicht (410) auf den ersten Öffnungen (408), um eine elektrische Kopplung mit den metallischen Kontaktflächen (401) zu bilden; Bilden einer zweiten Fotolack-Schicht auf der zweiten dielektrischen Schicht (409) und der leitenden Kontaktschicht (410); Entfernen eines Teilbereiches der zweiten Fotolack-Schicht, um ein zweites Fotolack-Muster (411) zu bilden, und Freilegen der leitenden Kontaktschicht (410), um zweite Öffnungen (412) zu bilden; Bilden von leitenden Verbindungen (413) auf dem zweiten Fotolack-Muster (411) und den zweiten Öffnungen (412), die mit der leitenden Kontaktschicht (410) verbunden sind; Entfernen der restlichen zweiten Fotolack-Schicht; Bilden einer Isolationsschicht (414) auf den leitenden Verbindungen (413) und der zweiten dielektrischen Schicht (409); Entfernen eines Teilbereiches der Isolationsschicht (414) auf den leitenden Verbindungen (413), um dritte Öffnungen (415) zu bilden; Aushärten der Isolationsschicht (414); und Löten von Lötkugeln (416) auf die dritten Öffnungen (415).
  2. Verfahren nach Anspruch 1, umfassend: einen Schritt zum Sägen der isolierenden Basis (405), um die mehreren Chips (400) zu trennen, nach dem Schritt zum Löten der Lötkugeln (416); einen Schritt zum Überdecken der Rückseite des Wafers, um eine Dicke des Wafers um 100–300 μm zu erhalten, nach dem Schritt zum Entfernen des ersten Fotolack-Musters (402); einen Schritt zum Bilden einer Epoxidschicht auf der rückwärtigen Oberfläche der isolierenden Basis (405); wobei die mehreren Chips (400) mindestens zwei Arten von Chips umfassen, wobei das Material der ersten dielektrischen Schicht (403) SiO2 ist, das mittels einer Schleuderbeschichtung aufgetragen ist, wobei das Material der isolierenden Basis (405) Glas, Silizium, Keramik oder Quarzkristall ist, wobei das Material der Materialschicht (407) Siliziumkautschuk, Epoxid, BCB, BT, Polyimid (PI) oder SINR (Siloxanpolymer) ist, wobei das Material der zweiten dielektrischen Schicht (409) Siliziumkautschuk, Epoxid, SINR (Siloxanpolymer), BCB oder Polyimid (PI) ist; einen Schritt zum Bilden einer Filterschicht auf der ersten dielektrischen Schicht (403), wobei die Filterschicht eine IR Filterschicht ist, wobei das Material der leitenden Kontaktschicht (410) Ti, Cu oder eine Kombination hiervon ist, wobei das Material der Isolationsschicht (414) Epoxid, Kunststoff oder eine Kombination hiervon ist, wobei das Material der leitenden Verbindungen (413) Ni, Cu, Au oder eine Kombination hiervon ist, wobei der Schritt zum Löten der Lötkugeln (416) ein Anordnen der Lötkugeln (416) auf den dritten Öffnungen (415) mittels eines Siebdruckverfahrens und ein Verbinden der Lötkugeln (416) mit Oberflächen der leitenden Verbindungen (413) mittels eines IR Reflow Verfahrens umfasst.
  3. Verfahren zum Herstellen eines Waferebenenpakets, umfassend die folgenden Schritte: Bilden einer ersten dielektrischen Schicht (403) auf mehreren Chips (400) auf einem Wafer mittels eines ersten Fotolack-Musters (402); Sägen der mehreren Chips (400) auf dem Wafer, um einzelne Chips zu bilden; Auswählen von guten Chips und Anbringen der guten Chips auf einer isolierenden Basis (405); Bilden einer Materialschicht (407) auf der isolierenden Basis (405), um einen Raum zwischen den mehreren Chips (400) aufzufüllen; Bilden einer zweiten dielektrischen Schicht (409) auf der Materialschicht (407); Ätzen eines Teilbereiches der zweiten dielektrischen Schicht (409), um erste Öffnungen (408) zu bilden, um metallische Kontaktflächen (401) auf dem Chip zu belichten; Bilden einer leitenden Kontaktschicht (410) auf den ersten Öffnungen (408), um diese mit metallischen Kontaktflächen (401) elektrisch zu verbinden; Bilden eines zweiten Fotolack-Musters (411), um die leitende Kontaktschicht (410) zu belichten, um zweite Öffnungen (412) zu bilden; Bilden von leitenden Verbindungen (413) auf dem zweiten Fotolack-Muster (411) und den zweiten Öffnungen (412), die mit der leitenden Kontaktschicht (410) verbunden sind; Entfernen des restlichen zweiten Fotolack-Musters (411); Bilden einer Isolationsschicht (414) auf den leitenden Verbindungen (413) und der zweiten dielektrischen Schicht (409); Entfernen eines Teilbereiches der Isolationsschicht (414) auf den leitenden Verbindungen (413), um dritte Öffnungen (415) zu bilden; und Löten von Lötkugeln (416) auf die dritten Öffnungen (415).
  4. Verfahren nach Anspruch 3, umfassend: einen Schritt zum Sägen der isolierenden Basis (405), um die Vielzahl von Chips zu trennen, nach dem Schritt zum Löten der Lötkugeln (416); einen Schritt zum Überdecken der Rückseite des Wafers, um eine Dicke des Wafers um 100–300 μm zu erhalten, nach dem Schritt zum Entfernen des ersten Fotolack-Musters (402); einen Schritt zum Bilden einer Epoxidschicht auf der rückwärtigen Oberfläche der isolierenden Basis (405), wobei die Vielzahl von Chips mindestens zwei Arten von Chips umfasst, wobei das Material der ersten dielektrischen Schicht (403) SiO2 ist, das mittels einer Schleuderbeschichtung aufgetragen ist, wobei das Material der isolierenden Basis (405) Glas, Silizium, Keramik oder Quarzkristall ist, wobei das Material der Materialschicht (407) Siliziumkautschuk, Epoxid, Kunststoff, BCB, BT, Polyimid (PI) oder SINR (Siloxanpolymer) ist, wobei das Material der zweiten dielektrischen Schicht (409) SINR (Siloxanpolymer), BCB oder Polyimid (PI) ist; einen Schritt zum Bilden einer Filterschicht auf der ersten dielektrischen Schicht (403), wobei die Filterschicht eine IR Filterschicht ist, wobei das Material der leitenden Kontaktschicht (410) Ti, Cu oder eine Kombination hiervon ist, wobei das Material der Isolationsschicht (414) Epoxid, Kunststoff oder eine Kombination hiervon ist, wobei das Material der leitenden Verbindungen (413) Ni, Cu, Au oder eine Kombination hiervon ist.
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