DE102008007694A1 - Bildsensorpackage auf Waferebene mit Die-Aufnahmeausnehmung und Verfahren zu deren Herstellung - Google Patents

Bildsensorpackage auf Waferebene mit Die-Aufnahmeausnehmung und Verfahren zu deren Herstellung Download PDF

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Jui-Hsien Jhudong Chang
Chih-Wei Gueiren Lin
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Abstract

Die vorliegende Erfindung schafft eine Struktur eines Packages mit einem Substrat mit einer Die-Aufnahmehöhlung, die in einer oberen Fläche des Substrats ausgebildet ist, und einer Durchbohrungsstruktur, die dort hindurch ausgebildet ist, wobei Anschlüsse unter der Durchbohrungsstruktur ausgebildet sind und das Substrat eine leitfähige Bahn aufweist, die auf der unteren Fläche des Substrats ausgebildet ist. Ein Die ist in der Die-Aufnahmeausnehmung angeordnet durch Klebung und eine dielektrische Schicht ist auf dem Die und dem Substrat ausgebildet. Eine metallische Redistributionsschicht (RDL) ist auf der dielektrischen Schicht ausgebildet und mit dem Die und der Durchbohrungsstruktur gekoppelt. Leitfähige Lötpunkte sind mit den Anschlüssen gekoppelt. Eine Öffnung ist in der dielektrischen Schicht und der oberen Schutzschicht ausgebildet unter Freilegen des Mikrolinsenbereichs des Dies für den Bildsensorchip. Eine wasserabweisende und ölabweisende Schutzschicht (Folie) ist auf den Mikrolinsenbereich aufgelegt, um eine Partikelkontamination zu verhindern. Eine transparente Schicht mit einem beschichteten IR Filter ist optional über einem Mikrolinsenbereich zu deren Schutz ausgebildet.

Description

  • Gebiet der Erfindung
  • Diese Erfindung betrifft die Struktur eines Wafer Level Packages (WLP) und insbesondere ein Substrat mit einer Die-Aufnahmeausnehmung eines Bildsensors-Dies für das WLP.
  • Beschreibung des Standes der Technik
  • Auf dem Gebiet von Halbleitereinheiten nimmt die Dichte zu, die Größe der Einheiten wird kontinuierlich reduziert. Die Anforderung für die Packaging- oder Verbindungstechniken bei derartigen Einheiten mit hoher Dichte nehmen ebenfalls zu, um der eben erwähnten Situation zu entsprechen. Üblicherweise wird bei der Flip-Chip-Montage ein Feld von Lotpunkten auf einer Fläche des Dies ausgebildet. Die Bildung von Lotpunkten kann unter Verwendung eines zusammengesetzten Lotmaterials durch eine Lötmaske zum Erzeugen des gewünschten Musters von Lotpunkten ausgeführt werden. Die Funktion des Chip-Package schließt die Leistungsverteilung, die Signalverteilung, die Wärmeabfuhr, den Schutz und die Stützung ... u. s. w. ein. Da Halbleiter komplizierter werden, können die traditionellen Package-Techniken, beispielsweise das Bleirahmenpackaging, das Flexpackaging oder das Festpackaging den Anforderungen zum Herstellen kleiner Chips mit hoher Dichte der Elemente auf dem Chip nicht entsprechen.
  • Da die üblichen Packaging-Verfahren die Dies auf einem Wafer in die jeweiligen Dies trennen und sodann die jeweiligen Dies Packagen müssen, benötigen diese Verfahren bei dem Herstellungsvorgang viel Zeit. Da das Chip-Package Verfahren erheblich von der Entwicklung der integrierten Schaltungen beeinflusst wird, wird das Package-Verfahren mit der Größe der Elektronik aufwändiger. Aus den oben genannten Gründen geht der Trend der Packaging-Verfahren heute zu einem Ball Grid Array (BGA), Flip Chip (FC-BGA), Chip Scale Package (CSP), Wafer Level Package (WLP). Das „Wafer Level Package" versteht sich dahingehend, dass das gesamte Package und alle Verbindungen auf dem Wafer als auch die anderen Verarbeitungsschritte vor der Vereinzelung (Schneiden) in Chips (Dies) ausgeführt werden. Im Allgemeinen werden einzelne Halbleiterpackages nach der Vervollständigung des Vorgangs des Zusammensetzens oder des Packaging von einem Wafer, der eine Vielzahl von Halbleiterdies hat, getrennt. Das Wafer Level Package hat extrem geringe Dimensionen kombiniert mit extrem guten elektrischen Eigenschaften.
  • Die WLP Technik ist eine fortgeschrittene Packaging Technologie, durch die Dies auf dem Wafer hergestellt und getestet werden und sodann durch Sägen der Anordnung in einer Linie vereinzelt werden. Da das Wafer Level Package Verfahren den ganzen Wafer als ein Objekt verwendet, nicht also einen einzelnen Chip oder Die, muss das Packaging und Testen vor dem Ritzvorgang durchgeführt werden. Weiter ist das WLP eine fortgeschrittene Technik, so dass der Vorgang des Drahtbondens, der Die-Montage und der Unterfütterung verzichtet werden kann. Durch Verwendung der WLP Technik können die Kosten und die Herstellungszeit verringert werden, diese sich ergebende Struktur des WLP kann gleich der des Die sein, diese Technik kann den Anforderungen der Miniaturisierung von elektronischen Einheiten entsprechen.
  • Trotz der eben erwähnten Vorteile der WLP existieren noch einige Probleme, die die Akzeptanz beeinflussen. Beispielsweise wird, obwohl die Verwendung der WLP-Technik die CTE-Fehlanpassung zwischen dem IC und der verbindenden Substrat wegen der Verringerung der Größe der Einheit minimiert, der Unterschied der CTE Fehlanpassung) zwischen den Materialien einer Struktur eines WLP ein weiter kritischer Faktor der mechanischen Instabilität der Struktur. Weiter ist bei diesem Chipgrößenpackage auf der Waferebene eine Mehrzahl von auf dem Halbleiter ausgebildeten Bondanschlüssen durch übliche Redistributionsvorgänge redistributiert mit einer Redistributionsschicht in einer Mehrzahl von Metallanschlüssen in einem Bereichsfeldtyp. Lotkügelchen sind direkt an die Metallanschlüsse angelötet, die in dem Bereichsfeldtyp mittels des Redistributionsvorgangs ausgebildet sind. Typischerweise sind alle der gestapelten Redistributionsschichten (RDL) über der Aufbauschicht über dem Die ausgebildet. Die Dicke des Dies ist so vergrößert. Dies kann mit der Forderung der Reduzierung der Größe eines Chips in Widerspruch stehen.
  • Die vorliegende Erfindung schafft daher eine FO-WLP Struktur ohne aufeinander gestapelte Aufbauschichten und RDL zum Verringern der Packagedicke zum Überwinden des vorgenannten Problems und zur Schaffung eines verbesserten Plattenebenenzuverlässigkeitstests des Temperaturzyklus.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung schafft eine Struktur eines Packages mit einem Substrat mit einer ein Die aufnehmenden Ausnehmung, die in der oberen Fläche des Substrats ausgebildet ist und einer durch diese ausgebildeten Ausnehmungsstruktur, wobei Anschlüsse unter der Durchbohrungsstruktur ausgebildet sind und das Substrat eine leitfähige Bahn (Schaltung) aufweist, die auf der unteren Fläche des Substrats ausgebildet ist. Ein Die ist in der Dieaufnahmeausnehmung durch Klebung aufgenommen und eine dielektrische Schicht ist auf dem Die und dem Substrat ausgebildet. Eine metallische Redistributionsschicht (RDL) ist auf der dielektrischen Schicht ausgebildet und mit dem Die und der Durchbohrungstruktur gekoppelt. Leitfähige Lotpunkte sind mit den Anschlüsssen gekoppelt.
  • Es sollte beachtet werden, dass eine Öffnung in der dielektrischen Schicht und eine obere Schutzschicht zum Freilegen des Mikrolinsenbereichs des Dies für einen CMOS Bildsensor (CIS) frei liegt. Schließlich ist eine transparente Abdeckung mit einem Beschichtungs-IR-Filter optional über dem Mikrolinsenbereich zum Schutz ausgebildet.
  • Das Bildsensorchip ist auf dem Mikrolinsenbereich mit der Schutzschicht (Film) beschichtet, die Schutzschicht (Film) hat die Eigenschaft des Abstoßens von Wasser und von Öl, die eine Partikelkontamination auf dem Mikrolinsenbereich abweisen kann; die Dicke der Schutzschicht (Film) beträgt vorzugsweise 0,1 μm bis 0,3 μm und einen Reflektionsindex nahe dem Luftreflektionsindex von 1. Der Prozess kann durch SOG (spin an glass) ausgeführt werden und kann entweder in einer Siliziumwaferform oder Panelwaferfrom (vorzugsweise in einer Siliziumwaferform zum Vermeiden der Partikelkontamination während des weiteren Vorgangs. Die Materialien der Schutzschicht können SiO2, Al2O3 oder Fluoropolymer usw. sein.
  • Die dielektrische Schicht weist eine elastische dielektrische Schicht, Silikon, dielektrisch basierendes Material, BCB oder PI auf. Das dielektrische, auf Silizium basierende Material weist Siloxanpolymer (SINR), Siliziumoxid, Siliziumnitrid oder Verbindungen daraus auf. Alternativ weist die dielektrische Schicht eine photoempfindliche Schicht auf. Das RDL kommuniziert mit den Anschlüssen nach unten zu der Kontaktierung über die durchführende Ausnehmungsstruktur.
  • Das Material des Substrats weist organisches Harz vom Typ FR4, FR5, BT, PCB (gedruckte Schaltkarte) eine Legierung oder Metall auf. Die Legierung schließt Legierung 42 (42% Ni-58% Fe) oder Kovar (29% Ni-17% Co-54% Fe) ein. Alternativ könnte das Substrat Glas, Keramik oder Silizium sein.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • 1 zeigt eine Querschnittsansicht einer Struktur eines ausgefächerten WLP nach der vorliegenden Erfindung.
  • 2 zeigt eine Querschnittsansicht einer Struktur eines ausgefächerten WLP nach der vorliegenden Erfindung.
  • 3 zeigt eine Querschnittsansicht einer Struktur eines ausgefächerten WLP nach der vorliegenden Erfindung.
  • 4 zeigt eine Querschnittsansicht einer Struktur eines ausgefächerten WLP in der Panelform nach der vorliegenden Erfindung.
  • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die Erfindung wird jetzt in weiteren Einzelheiten unter Bezugnahme auf die Ausführungsbeispiele der Erfindung, und die beiliegenden Zeichnungen erläutert. Nichtsdestoweniger ist anzuerkennen, dass die bevorzugten Ausführungsbeispiele der Erfindung lediglich der Illustration dienen. Neben dem hier erwähnten Ausführungsbeispiel kann die vorliegende Erfindung in einem weiten Bereich von anderen Ausführungsbeispielen außer den hier ausdrücklich beschriebenen verwirklicht werden, der Schutzbereich der vorliegenden Erfindung ist ausdrücklich nicht anders beschränkt als dies in den beiliegenden Ansprüchen angegeben ist.
  • Die vorliegende Erfindung offenbart eine Struktur des WLP unter Verwendung eines Substrats mit vorgegebenen, durchführenden Ausnehmungen, die in diesem ausgebildet sind und einer Höhlung, die in dem Substrat ausgebildet ist. Ein photoempfindliches Material ist über dem Die und dem vorgeformten Substrat geschichtet. Vorzugsweise ist das photoempfindliche Material elastisch.
  • 1 zeigt eine Querschnittsansicht eines ausgefächerten Packages auf Waferebene (FO-WLP) in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Wie in 1 gezeigt, weist die Struktur des FO-WLP ein Substrat 2 auf mit einer in diesem ausgebildeten Höhlung 4 zum Aufnehmen eines Dies 16. Eine Mehrzahl von durchführende Ausnehmungen sind durch das Substrat 2 von einer oberen Fläche zu der unteren Fläche des Substrats 2 hergestellt. Ein leitfähiges Material wird in die durchführende Ausnehmungen 6 zur elektrischen Verbindung eingefüllt. Anschlüsse 8 sind auf der unteren Fläche des Substrats angeordnet und mit den durchführende Ausnehmungen 6 mit leitfähigem Material verbunden. Eine leitfähige Schaltbahn 10 ist auf der unteren Fläche des Substrats 2 ausgebildet. Eine Schutzschicht 12, beispielsweise ein Lötmaskenharz, ist über der leitfähigen Schicht 10 zum Schutz ausgebildet.
  • Das Die 16 ist in der Die-Aufnahmehöhlung 4 auf dem Substrat 2 angeordnet und durch ein Klebstoff (an das Die angebracht) 14 befestigt. Wie bekannt, werden Kontaktanschlüsse (Bondingspads) 20 an dem Die 16 ausgebildet. Eine photoempfindliche Schicht oder dielektrische Schicht 18 ist über dem Die und der Füllung in dem Raum 16 zwischen dem Die 16 und der Seitenwand in der Höhlung 4 ausgebildet. Eine Mehrzahl von Öffnungen sind in der dielektrischen Schicht 18 durch den lithographischen Vorgang oder die Belichtung und den Entwicklungsvorgang ausgebildet. Die Mehrzahl von Öffnungen sind zum Kontaktieren über durchführende Ausnehmungen 6 und dem Kontakt oder I/O Anschlüssen 20 bzw. dem Mikrolinsenbereich 40 ausgerichtet. Die RDL (Redistributionsschicht) 24, auch als Metallbahn 24 bezeichnet, ist auf der dielektrischen Schicht 18 durch Entfernen ausgewählter Abschnitte der Metallschicht, die über der Schicht 18 ausgebildet ist, gebildet, wobei das RDL 24 elektrisch mit dem Die 16 über die I/O Anschlüsse 20 verbunden bleibt. Ein Teil des Materials des RDL wird die Öffnungen in der dielektrischen Schicht 18 füllen, wodurch ein Kontakt über das Metall 22 über die durchführende Ausnehmungen 6 und Anschlussmetall über den Bondinganschluss 20 bildet. Eine Schutzschicht 26 ist über die Abdeckung des RDL 24 ausgebildet.
  • Die dielektrische Schicht 18 ist über dem Die 16 und dem Substrat angeordnet und füllt den Raum, der das Die 2 umgibt. Die vorerwähnte Struktur bildet ein Package vom LGA-Typ.
  • Es sollte beachtet werden, dass eine Öffnung 40 in der dielektrischen Schicht 18 und der Schutzschicht 26 ausgebildet ist, um den Mikrolinsenbereich 42 des Dies 16 für den CMOS Bildsensor (CIS) freizulassen. Eine Schutzschicht 50 (1) kann über der Mikrolinse auf dem Mikrolinsenbereich 42 ausgebildet sein. Die Öffnung 40 ist typischerweise durch einen photolithographischen Prozess, wie dieser dem Fachmann gut bekannt ist, ausgebildet. In einem Fall kann der untere Abschnitt der Öffnung 40 während der Bildung der Durchgangsöffnung geöffnet werden. Der obere Abschnitt der Öffnung 40 ist nach der Ablagerung der Schutzschicht 26 ausgebildet. Alternativ wird die ganze Öffnung 40 nach der Bildung der Schutzschicht 26 durch Lithographie ausgebildet. Die Bildsensorchips sind mit der Schutzschicht (Film) auf dem Mikrolinsenbereich beschichtet; die Schutzschicht (Film) mit den Eigenschaften des Wasserabstoßens und des Ölabstoßens kann eine Partikelkontamination auf dem Mikrolinsenbereich fernhalten. Die Dicke der Schutzschicht (Film) beträgt vorzugsweise 0,1 μm bis 0,3 μm und einen Reflektionsindex nahe dem Luftreflektionsindex von 1. Der Vorgang kann durch SOG (Spin On Glass) ausgeführt werden und kann verarbeitet werden entweder in der Siliziumwaferform oder der Panelwaferform (vorzugsweise in der Siliziumwaferform um eine Partikelkontamination während des weiteren Vorgangs zu vermeiden. Die Materialien der Schutzschicht können SIO2, Al2O3 oder Fluoropolymer usw. sein.
  • Schließlich wird eine transparente Abdeckung 44 einer Beschichtung eines IR-Filters optional über dem Mikrolinsenbereich 42 zum Schutz ausgebildet. Die transparente Abdeckung 44 besteht aus Glas, Quarz usw.
  • Ein alternatives Ausführungsbeispiel ist in 2 erkennbar. Gleitfähige Kügelchen 30 sind unter den Anschlüssen 8 ausgebildet. Dieser Typ wird BGA-Typ genannt (Ball Grid Array). Vorzugsweise ist das Material des Substrats 2 organisches Material wie FR5, BT (Bismaleimidtriazin), PCB mit definierter Höhlung oder Legierung 42 mit einer vorgeätzten Schaltung. Das organische Substrat mit hoher Glasübergangstemperatur (Tg) sind vom Epoxytyp FR5 oder BT (Bismaleimidtriazin) Substrat. Die Legierung 42 besteht aus 42% Ni und 58% Fe. Kovar kann ebenfalls verwendet werden und besteht aus 29% Ni, 17% Co und 54% Fe. Das Glas, die Keramik oder das Silizium können aufgrund des geringen CTE als Substrat verwendet werden. Es wird auf 3 Bezug genommen. Die Dimension der Tiefe der Höhlung 4 kann größer sein als die Dicke des Dies 16. Sie kann auch tiefer sein. Die anderen Teile sind ähnlich von denen von 1, es wird daher auf Bezugszeichen für einander ähnliche Teile verzichtet.
  • Das Substrat könnte vom runden Typ sein, etwa vom Wafertyp, der Durchmesser könnte 200, 300 mm oder größer sein. Es könnte verwendet werden für einen rechteckigen Typ wie als Panelform. 4 zeigt das Substrat 2 für die Panelwaferform (Querschnitt). Es ergibt sich aus den Zeichnungen, dass die Substrate 2 mit Höhlungen 4 und eingebauten Schaltungen 10 geformt ist, die durchführende Ausnehmungsstruktur 6 ist mit Metall gefüllt. In dem oberen Abschnitt von 4 sind die Einheiten 2 von 1 in einer Matrixform angeordnet. Eine Ritzlinie 24 ist zwischen den Einheiten 2 zum Trennen der Einheiten 2 voneinander ausgebildet.
  • Bei einem Ausführungsbeispiel der vorliegenden Erfindung besteht die dielektrische Schicht 18 vorzugsweise aus einem elastischen dielektrischen Material, das durch dielektrische Silikonmaterialien gefertigt ist einschließlich Siloxanpolymeren (SINR), Siliziumoxid, Siliziumnidride und Zusammensetzungen daraus. In einem anderen Ausführungsbeispiel besteht die dielektrische Schicht aus einem Material, das Benzozyklobuten (BCB) Epoxy, Polyimide (PI) oder Harz aufweist. Vorzugsweise ist es eine photoempfindliche Schicht zur einfachen Bearbeitung.
  • Bei einem Ausführungsbeispiel der vorliegenden Erfindung ist die elastische dielektrische Schicht einer Art eines Materials mit einem CTE größer als 100 (ppm/%), einer Längungsrate von ungefähr 40% (vorzugsweise 30%–50%) und einer Härte des Materials, die zwischen der von Kunststoff und Gummi liegt. Die Dicke der elastischen dielektrischen Schicht 18 hängt von der Spannung ab, die in der RDL/dielektrischen Schicht-Schnittstelle während des Temperaturzyklustests angesammelt wird.
  • Bei einem Ausführungsbeispiel der Erfindung weist das Material des RDL 24 Ti/Cu/Ni/Au Legierung oder Ti/Cu/Au Legierung auf, die Dicke des RDL beträgt zwischen 2 μm und 15 μm. Die Ti/Cu Legierung ist durch eine Sputtertechnik ausgebildet als auch Keimmetallschichten und die Cu/Au/ oder Cu/Ni/Au Legierung ist durch Elektroplattierung ausgebildet. Eine Anwendung des Elektroplattierungsvorgangs zum Bilden des RDL kann eine Dicke des RDL herstellen, wo die Dicke genug ist, um der CTE Fehlanpassung während des Temperaturzyklus zu widerstehen. Die Metallanschlüsse 20 können Al oder Cu oder eine Kombination daraus sein. Die Struktur des FO-WLP SINR wird als die elastische dielektrische Schicht und Cu als das RDL verwendet. Entsprechend der Spannungsanalyse, die hier nicht gezeigt ist, ist die in der RDL/dielektrischen Schichtschnittstelle reduziert.
  • Wie in den 1–3 gezeigt, fächert sich das RDL Metall 24 nach außen von dem Die auf und kommuniziert nach unten über die Anschlüsse 8 unter der Package-durchführende Ausnehmungsstruktur. Es ist unterschiedlich von der üblichen Technologie, die die Schichten über dem Die stapelt, wodurch die Dicke des Packages erhöht wird. Dies verletzt jedoch die Regel der Reduzierung der Package-Dichte. Im Gegenteil sind die Anschlüsse auf der Fläche angeordnet, die der Die-Anschlussseite gegenüberliegt. Die Kommunikationsbahnen dringen durch das Substrat 2 über die durchführende Ausnehmungen und führt das Signal zu dem Anschluss 8. Die Dicke des Die-Packages ist offensichtlich geringer. Das Package nach der vorliegenden Erfindung wird daher dünner sein als das nach dem Stand der Technik. Weiter ist das Substrat vorbereitet vor dem Package. Die Höhlung 4 und die Bahnen sind ebenfalls vorbestimmt. Der Durchsatz wird daher besser als je zuvor. Die vorliegende Erfindung offenbart ein ausgefächertes WLP ohne gestapelten Aufbauschichten über dem RDL.
  • Der Vorgang nach der vorliegenden Erfindung weist das Schaffen eines Ausrichtwerkzeugs mit darauf ausgebildeten Ausrichtmustern auf. Der gemusterte Klebstoff ist auf das Werkzeug (das ist zum Anhaften der Fläche des Dies zu verwenden ist) aufgeklebt, gefolgt durch die Verwendung eines Pick and Place Feinjustierungssystems mit einer Flip Chip Funktion zum Redistributieren der als gut bekannten Dies auf dem Werkzeug mit einem gewünschten Abstand. Der gemusterte Klebstoff wird die Chips auf dem Werkzeug halten. Infolgedessen sind die angebrachten Materialien auf der Rückseite des Dies aufgedruckt. Sodann wird Panelbonder verwendet zum Bonden des Substrats auf die Rückseite des Dies; die obere Fläche des Substrats mit Ausnahme der Höhlungen kann auch auf dem gemusterten Klebstoff anhaften, sodann erfolgt ein Vakuumaushärten und ein Trennen des Werkzeugs von dem Panelwafer.
  • Alternativ wird eine Bondermaschine mit einer Feinausrichtung verwendet und die an dem Die angebrachten Materialien werden an der Ausnehmung des Substrats verteilt. Das Die wird sodann auf der Höhlung des Substrats angeordnet. Die an dem Die angebrachten Materialien werden thermisch ausgehärtet zum Sicherstellen, dass das Die an dem Substrat befestigt ist.
  • Wenn das Die auf dem Substrat redistributiert ist, wird ein Reinigungsvorgang durchgeführt zum Reinigen der Fläche des Dies durch Nass und/oder Trockenreinigung. Der nächste Schritt ist die Beschichtung der dielektrischen Materialien auf dem Panel, gefolgt durch das Ausführen eines Vakuumvorgangs zum Sicherstellen, dass keine Blase in dem Panel ist. Sodann wird ein Lithographievorgang ausgeführt zum Öffnen der Durchkontaktierung und der Al Bondinganschlüsse, des Mikrolinsenbereichs und/oder der Ritzlinie (optional).
  • Ein Plasmareinigungsschritt wird sodann ausgeführt zum Reinigen der Fläche der Durchkontaktierungsausnehmungen und der Al Bondinganschlüsse. Der nächste Schritt ist das Sputtern Ti/Cu als Keimmaterialschichten und sodann eines Photolacks (PR) wird über die dielektrische Schicht beschichtet und Keimmaterialschichten zum Bilden der Muster der redistributierten Metallschichten (RDL). Sodann wird ein Elektroplattieren ausgeführt zum Bilden von Cu/Au oder Cu/Ni/Au als RDL Metall gefolgt durch Strippen des PR und Metall zum Bilden der RDL Metallbahn. Nachfolgend ist der nächste Schritt das Beschichten oder Aufdrucken der oberen dielektrischen Schicht und/oder zum Öffnen der Mikrolinse und der Ritzlinie (optional).
  • Nach dem Anordnen des Kügelchens und dem Drucken der Lötpaste wird ein Wärmereflowvorgang ausgeführt zum Fließenlassen auf der Substratseite (für den BGA Typ). Der Test wird ausgeführt. Das Schlusstesten auf Panelwaferebene wird durch Verwenden einer vertikalen Sondenkarte durchgeführt. Nach dem Testen wird das Substrat gesägt zum Vereinzeln des Packages in verschiedene Einheiten. Sodann werden die Packages jeweils aufgenommen und die Packages (Einheiten) werden auf dem Tray oder dem Band und der Schiene platziert.
  • Die Vorzüge der vorliegenden Erfindung sind:
    Das Substrat wird mit einer Vorformhöhlung vorbereitet; die Größe der Höhlung ist gleich der Größe des Dies zuzüglich 50 μm–100 μm pro Seite; es kann als Stresspuffer verwendet werden, der einen Bereich freilässt durch Füllen des elastischen dielektrischen Materials zum Absorbieren einer thermischen Spannung aufgrund der CTE Differenz zwischen dem Silizium-Die und dem Substrat (FR5/BT). Der Durchsatz des Packages wird erhöht (die Herstellungszykluszeit war reduziert) aufgrund des Aufbringens der einfachen Aufbauschichten der Oberseite der Fläche des Dies. Die Anschlüsse sind auf der gegenüberliegenden Seite der aktiven Diefläche (vorgeformt) ausgebildet. Der Die-Anordnungsvorgang ist derselbe wie bei dem gegenwärtigen Vorgang. Keine Kernpaste (Harz, Epoxyverbindung, Silikongummi usw.) Füllung ist erforderlich bei der vorliegenden Erfindung. Es besteht daher kein CTE Fehlanpassungsproblem während des Vorgangs der Panelformung und die Tiefe zwischen dem Die und dem Substrat FR4 beträgt lediglich ~ 20 μm–30 μm (zum Verwenden der Dicke des an das Die angebrachten Materialien) die Oberfläche des Dies und des Substrats können dasselbe sein, nachdem das Die an der Höhlung des Substrats angebracht ist.
  • Nur dielektrisches Silikonmaterial (vorzugsweise SINR) ist auf der aktiven Fläche und der Substratfläche (vorzugsweise FR45 oder BT) geschichtet. Die Durchkontaktierungsstruktur ist geöffnet durch Verwendung eines Photomaskenvorgangs nur weil die dielektrische Schicht (SINR) eine photoempfindliche Schicht ist zum Öffnen der Durchkontaktierung. Der Vakuumvorgang während des SINR Beschichtens wird verwendet zum Eliminieren des Blasenproblems. Das an dem Die angebrachte Material ist auf der Rückseite des Dies aufgedruckt, bevor das Substrat gemeinsam mit den Dies (Chips) gebondet wird. Die Zuverlässigkeit sowohl auf der Packageebene als auch auf der Schaltkartenebene ist besser als je zuvor, insbesondere bei dem Temperaturzyklustest auf der Schaltkartenebene, dies liegt daran, dass der CTE des Substrats und des PCB Motherboards identisch sind, es besteht daher keine thermische Spannung, die auf die Lötpünktchen/Kügelchen aufgebracht wird. Die Kosten sind gering und der Vorgang ist einfach. Es ist einfach, ein Kombopackage zu bilden (Doppeldiepackage).
  • Obwohl bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben worden sind, versteht es sich für den Fachmann, dass die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsbeispiele beschränkt ist. Es sind vielmehr verschiedene Änderungen und Abwandlungen innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden Erfindung, wie er sich aus den beiliegenden Ansprüchen ergibt, möglich.

Claims (10)

  1. Eine Struktur eines Bildsensorpackages mit: einem Substrat mit einer Die-Aufnahmeausnehmung, die in einer oberen Fläche des Substrats ausgebildet ist und einer Durchführungsstruktur, die durch diese hindurch ausgebildet ist, wobei ein Anschluss unter der Durchführungsstruktur ausgebildet ist und eine leitfähige Bahn auf einer unteren Fläche des Substrats ausgebildet ist; einem Die mit einem Mikrolinsenbereich, der in der Die-Aufnahmeausnehmung durch Klebung angeordnet ist; einer dielektrischen Schicht, die auf dem Die und dem Substrat ausgebildet ist; einer leitfähigen Redistributionsschicht (RDL), die auf der dielektrischen Schicht ausgebildet ist, wobei die RDL mit dem Die und dem Anschluss durch die Durchführungsstruktur gekoppelt ist; und wobei die dielektrische Schicht eine Öffnung zum Freilegen des Mikrolinsenbereichs hat.
  2. Die Struktur von Anspruch 1, weiter mit leitfähigen Lötpunkten, die mit dem Anschluss gekoppelt sind.
  3. Die Struktur von Anspruch 1, wobei die dielektrische Schicht eine elastische dielektrische Schicht und eine photoempfindliche Schicht aufweist.
  4. Die Struktur von Anspruch 1, wobei die dielektrische Schicht ein auf Silikon basierendes dielektrisches Material, PCB oder PI aufweist, das auf Silikon basierende Material Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitride oder Zusammensetzungen daraus aufweist.
  5. Die Struktur von Anspruch 1, wobei das RDL von dem Die ausfächert.
  6. Die Struktur von Anspruch 1, wobei das Material des Substrats Epoxy vom Typ FR5 oder FR4, BT, PCB (gedruckte Schaltkarte), Legierung, Metall, Legierung 42 (42% Ni-58% Fe), Kovar (29% Ni-17% Co-54% Fe) Glas, Silizium oder Keramik aufweist.
  7. Die Struktur von Anspruch 1, weiter mit einer dielektrischen Schutzschicht, die über der unteren Fläche zum Abdecken der leitfähigen Bahn ausgebildet ist; einer Schutzschicht, die über den Mikrolinsenbereich ausgebildet ist zum Schützen der Mikrolinse gegen Partikelkontamination und einer transparenten Schicht mit einem beschichtenden IR-Filter, die über den Mikrolinsenbereich ausgebildet ist.
  8. Ein Verfahren zum Bilden eines Packages einer Halbleitereinheit mit: Schaffen eines Substrats mit einer Die-Aufnahmeausnehmung, die in einer oberen Fläche des Substrats ausgebildet ist und einer Durchführungsstruktur, die dort durchgebildet ist, wobei ein Anschluss unter der Durchführungsstruktur und dem Substrat ausgebildet ist, die eine leitfähige Bahn aufweist, die auf einer unteren Fläche des Substrats ausgebildet ist; Verwenden eines Pick-and-Place Feinjustierungssystem zum Redistributieren als gut bekannter Bildsensorchip auf einem Werkzeug mit einem gewünschten Abstand; Anbringen eines Klebematerials auf die Rückseite; Bonden des Substrats an die Die-Rückseite und Aushärten und sodann Trennen des Werkzeugs, Beschichten des Substrats mit einem dielektrischen Material, gefolgt von dem Ausführen des Vakuumvorgangs; Öffnung einer Durchkontaktierungsstruktur, eines Mikrolinsenbereichs und I/O Anschlüssen; Aufsputtern einer Keimmetallschicht auf die dielektrische Schicht, die Durchkontaktierungsstruktur und die I/O Anschlüsse; Bilden von RDL Metall auf der dielektrischen Schicht; Bilden einer oberen dielektrischen Schicht über dem RDL; und Öffnen der oberen dielektrischen Schicht zum Öffnen des Mikrolinsenbereichs.
  9. Das Verfahren von Anspruch 8, wobei der Bildsensorchip mit einer Schutzschicht, die auf dem Mikrolinsenbereich zum Schützen des Mikrolinsenbereichs gegenüber Partikelkontamination ausgebildet ist.
  10. Das Verfahren von Anspruch 8, weiter mit dem Schritt des Bilden einer transparenten Abdeckung mit einem beschichtenden IR-Filter über dem Mikrolinsenbereich.
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