DE102008010004A1 - Multi-Chip-Packung mit reduzierter Struktur und Verfahren zur Herstellung derselben - Google Patents

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Wen-Kun Yang
Hsien-Wen Lujhou Hsu
Ya-Tzu Bade Wu
Ching-Shun Chigtong Huang
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Advanced Chip Engineering Technology Inc
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Abstract

Die vorliegende Erfindung sieht eine Struktur einer Multi-Chip-Packung und ein Verfahren dazu vor und umfasst ein Substrat mit einem vorgebildeten Chipaufnahmehohlraum, der innerhalb der oberen Oberfläche des Substrats gebildet ist. Ein Chip ist innerhalb des Chipaufnahmehohlraums durch Ankleben angeordnet, und eine elastische dielektrische Schicht ist in den Zwischenraum zwischen dem Chip und dem Substrat gefüllt, um die thermisch-mechanische Spannung zu absorbieren; daher ist die Dicke der Packung reduziert, und eine CTE-Fehlanpassung ist vermindert. Die vorliegende Erfindung sieht ebenfalls eine Struktur für eine SIP mit höherer Funktionssicherheit und geringeren Herstellungskosten vor. Das Verfahren ist einfacher, und die Herstellung der Multi-Chip-Packung ist einfacher als die der herkömmlichen. Daher offenbart die vorliegende Erfindung eine Ausgangsverzweigungs-WLP mit geringerer Dicke und ein gutes CTE-Anpassungsverhalten.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Struktur von System-in-Package (SIP) und speziell auf eine Panel-Scale-Package (PSP) mit SIP.
  • Beschreibung des Standes der Technik
  • Im Bereich der Halbleiterbauelemente ist die Bausteindichte gesteigert, die Bausteinmaße sind jedoch verringert worden. Die traditionelle Packungstechnik, wie zum Beispiel Lead-frame-package-, Flex-Package-, Rigid-Package-Technik, können der Nachfrage nach Produktion von kleineren Chips mit Elementen hoher Dichte nicht entsprechen; daher werden neue Herstellungs- oder Verbindungstechniken für solche Bausteine hoher Dichte notwendig.
  • Aus den oben genannten Gründen geht der Trend der Entwicklung von Packungstechniken in Richtung Kugelrasteranordnung (BGA – ball grid array), Flip-Chip (FC-BGA), Chip-Scale-Package (CSP), Waferebenenpackung (Wafer level Package – WLP), wobei die WLP-Technik eine fortschrittliche Technologie darstellt, durch die die Chips gepackt und auf dem Wafer vor dem Durchführen des Vereinzelns geprüft werden. Des Weiteren ist WLP solch eine fortschrittliche Technik, dass das Verfahren des Leiterbondens, des Anbringens des Chips und des Unterfüllens weggelassen werden kann. Durch die Nutzung der WLP-Technik können sowohl Kosten als auch die Herstellungszeit reduziert werden und die resultierende Struktur von WLP kann fast gleich der des Chips sein; daher entspricht diese Technik den Anforderungen an Miniaturisierung elektronischer Bausteine.
  • Obwohl die Nutzung der WLP-Technik ebenso die Fehlanpassung des thermischen Ausdehnungskoeffizienten (CTE) zwischen einem integrierten Schaltkreis (IC) und dem verbindenden Substrat (zum Beispiel die Fehlanpassung des thermischen Ausdehnungskoeffizienten (CTE) zwischen Aufbauschichten und einer Umverteilungsschicht (RDL)) reduzieren kann, ist der Unterschied zwischen dem thermischen Ausdehnungskoeffizienten von Silikon-Chips (2.3) und dem der Kern-Paste (20–180) noch so groß, dass die resultierende mechanische Spannung eine Schwierigkeit hinsichtlich der Funktionssicherheit während des TCT-Verfahrens (TCT – temperature cycling test) verursacht. Des Weiteren würden verschiedene Kunststoffe, wie zum Beispiel Kern-Paste, Glas und Epoxid, auf der Ritzlinie das Sägeverfahren erschweren.
  • Ein weiterer Aspekt des traditionellen WLP-Verfahrens, der erläutert werden muss, ist, dass alle der gestapelten Umverteilungsschichten über der Aufbauschicht auf dem Chip gebildet werden; daher muss die Dicke der Packung noch weiter reduziert werden, um den Anforderungen einer reduzierten Größe der Packungsstruktur gerecht zu werden.
  • Daher sieht die vorliegende Erfindung eine Multi-Chip-Packung für eine Ausgangsverzweigungs-WLP (Panel Wafer) mit reduzierter Bauhöhe und geringerer Fehlanpassung des thermischen Ausdehnungskoeffizienten vor.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Vorteil der vorliegenden Erfindung besteht in einer Struktur für SIP mit erhöhter Funktionssicherheit und niedrigeren Herstellungskosten.
  • Ein Vorteil der vorliegenden Erfindung besteht in einem einfacheren Herstellungsverfahren zum Bilden der Multi-Chip-Packung gegenüber der herkömmlichen Verfahrensweise.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, eine Struktur einer Multi-Chip-Packung und ein Verfahren dazu vorzusehen, um einen Einfluss einer Chip-Verschiebung während des Herstellungsverfahrens zu vermeiden.
  • Ein noch weiterer Vorteil der vorliegenden Erfindung besteht darin, eine Struktur einer Multi-Chip-Packung und ein Verfahren dazu ohne Spritzgussformwerkzeug während eines Herstellungsverfahrens vorzusehen.
  • Ein noch anderer Vorteil der vorliegenden Erfindung besteht darin, eine Struktur einer Multi-Chip-Packung und ein Verfahren dazu vorzusehen, um eine Wölbung während des Herstellungsverfahrens zu vermeiden.
  • Ein Vorteil der vorliegenden Erfindung ist darin zu sehen, dass das Substrat durch vorgeformte Hohlräume gekennzeichnet ist und der Chip sich innerhalb des vorgeformten Hohlraums des Substrats befindet und somit die Dicke der Packung reduziert wird. Des Weiteren werden das Substrat und der den Chip aufnehmende Hohlraum vor dem Packen nochmals vorbereitet; daher wird die Durchsatzleistung nochmals verbessert.
  • Die Struktur der vorliegenden Erfindung wird ohne füllende Kernpaste gebildet; die vorgeformten Hohlräume werden mit den elastischen dielektrischen Materialien gefüllt, um die auf der Differenz des thermischen Ausdehnungskoeffizienten CTE zwischen dem Silikon-Chip und dem Substrat (organischer Typ, vorzugsweise FR5/BT) beruhende thermisch-mechanische Spannung aufzunehmen.
  • Ein weiteres Kennzeichen des Herstellungsverfahrens umfasst lediglich eine aufgetragene dielektrische Schicht (vorzugsweise Siloxanpolymere) auf der aktiven Oberfläche des Chips und der Oberfläche des Substrats (vorzugsweise FR5 oder BT). Bei der dielektrischen Schicht (SINR) handelt es sich um eine lichtempfindliche Schicht; daher kann die darauf gebildete Öffnung mittels eines Fotomaskenverfahrens gebildet werden. Ein Vakuumverfahren wird durchgeführt, um die Bläschen für die SINR-Beschichtung zu eliminieren. Das den Chip befestigende Material wird auf der Rückseite des Chips gedruckt, bevor das Substrat mit den Chips gebondet wird.
  • Die Struktur der vorliegenden Erfindung erzielt eine höhere Funktionssicherheit, da der CTE (thermischer Ausdehnungskoeffizient) des Substrats und der PCB-Mutterplatte (PCB – printed circuit board) identisch sind, was keine thermisch-mechanische Spannung bei den Lötkugeln verursacht; daher kann mit der Struktur die beste Funktionssicherheit erzielt werden, wenn der Temperaturzyklus-Test (TCT – temperature cycling test) bei der Leiterplatte durchgeführt wird.
  • Die vorliegende Erfindung sieht eine Struktur einer Multi-Chip-Packung vor, die ein Substrat mit einem Chipaufnahmehohlraum, der innerhalb des Substrats vorgeformt ist, und Metallbahnen auf der oberen Oberfläche des Substrats umfasst; wobei der erste Chip durch ein Klebstoff innerhalb des Chipaufnahmehohlraums angeordnet ist; eine nichtleitende Schicht, die auf dem ersten Chip und dem Substrat gebildet und in den Zwischenraum zwischen dem Chip und dem Substrat gefüllt ist, um eine thermisch-mechanische Spannung dazwischen aufzunehmen; eine Aufbauschicht, die auf der nichtleitenden Schicht gebildet ist; wobei die Aufbauschicht eine Umverteilungsschicht (RDL – re-distribution layer) und eine elastische dielektrische Schicht umfasst. Mehrere Öffnungen sind auf der oberen Oberfläche der Aufbauschicht gebildet, um zumindest einen Teil der RDL freizulegen. Leitfähige Metalle sind auf den Öffnungen gebildet und über die RDL elektrisch mit dem ersten Chip gekoppelt und mit dem zweiten Chip über Metallbahnen, die auf den leitfähigen Metallen angeordnet sind, wobei der erste und der zweite Chip über die leitfähigen Metalle elektrisch Kontakt halten.
  • Die vorliegende Erfindung sieht ein Verfahren zur Bildung einer Halbleiterbausteinpackung vor, die umfasst: Bereitstellen eines Substrats mit einem vorgeformten Chipaufnahmehohlraum innerhalb einer oberen Oberfläche des Substrats und den Metallbahnen auf der oberen Oberfläche des Substrats. Umverteilen des ersten Chips auf einem Chip-Umverteilungswerkzeug mit dem gewünschten Abstand durch ein Pick-und-Place-Feinausrichtungssystem; dann wird ein haftendes Material auf den Umfangsbereich des Trägerwerkzeugs aufgebracht, um das Substrat anzukleben. Anbringen eines haftenden Materials auf der Rückseite des Chips und dann Verbinden des Chips mit dem Hohlraum des Substrats; als nächstes wird ein Vakuumaushärtungs-Verfahren durchgeführt, um sicherzustellen, dass der Chip auf dem Substrat haftet. Nach Beendigung der vorhergehenden Schritte wird das Chip-Umverteilungswerkzeug von dem Substrat getrennt. Danach wird eine elastische dielektrische Schicht auf dem Chip und das Substrat gestrichen und in den Zwischenraum zwischen dem Chip und dem Hohlraum gefüllt und ein Vakuumverfahren durchgeführt, um Blasen zu beseitigen. Die Schritte zum Bilden von Aufbauschichten über der Oberfläche des Chips und des Substrats schließt ein Bilden von mindestens einer RDL über der elastischen dielektrischen Schicht ein. Im nächsten Schritt werden mehrere Öffnungen auf der oberen Oberfläche der Aufbauschichten gebildet, um mindestens einen Teil der RDL freizulegen. Danach werden auf den Öffnungen leitfähige Metalle (UBM – under bump metallization) gebildet und dann ein zweiter Chip mit Metallbahnen auf den leitenden Metallen angeordnet.
  • KURZE BESCHREIBUNG DER DARSTELLUNGEN
  • 1 stellt eine Querschnittsansicht einer Struktur einer Ausgangsverzweigung-SIP gemäß der vorliegenden Erfindung dar.
  • 2 stellt eine Querschnittsansicht einer Struktur einer Ausgangsverzweigungs-SIP gemäß der vorliegenden Erfindung dar.
  • 3 stellt eine Querschnittsansicht der Kombination der auf der PCB oder der Mutterplatte befestigten Packung gemäß der vorliegenden Erfindung dar.
  • 4 stellt eine Querschnittsansicht der Kombination des Substrats und des Trägerwerkzeugs gemäß der vorliegenden Erfindung dar.
  • 5 stellt die Draufsicht eines Diagramms der Kombination des Substrats und des Trägerwerkzeugs gemäß der vorliegenden Erfindung dar.
  • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die Erfindung wird nun detaillierter anhand von bevorzugten Ausführungsbeispielen und beigefügten Darstellungen beschrieben. Es ist jedoch zu bemerken, dass die bevorzugten Ausführungsbeispiele der Erfindung lediglich zur Illustration dienen. Neben der hier genannten und den explizit beschriebenen Ausführungsbeispielen kann die vorliegende Erfindung auch in vielen anderen Ausführungsbeispielen verwirklicht werden, und der Umfang der vorliegenden Erfindung ist ausdrücklich nicht begrenzt, ausgenommen wie in den beigefügten Ansprüchen angegeben.
  • Die vorliegende Erfindung offenbart eine Struktur einer Ausgangsverzweigungs-WLP, die ein Substrat mit mindestens einem vorbestimmten Hohlraum und darin gebildeten Metallbahnen aufweist. 1 veranschaulicht eine Querschnittsansicht einer Panel-Scale-Package (PSP) für eine System-in-Package (SIP) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Wie in 1 gezeigt wird, schließt die Struktur der SIP ein Substrat 1 mit einem darin gebildeten Chipaufnahmehohlraum 9 ein, um mindestens den ersten Chip 5 mit darauf gebildeten Al-Bahnen oder Metallverbindungsbahnen 3 aufzunehmen. Die Länge und Weite des Hohlraums 9 sollte vorzugsweise etwa 100 µm länger sein als die des ersten Chips 5 und die Tiefe des Hohlraums 9 sollte ein wenig höher als die Höhe des ersten Chips 5, zum Beispiel ungefähr 25–50 µm. Das oben genannte Substrat 1 könnte eine runde Ausführung sein, wie eine Wafer-Ausführung mit einem Durchmesser von 200 mm, 300 mm oder mehr; oder es könnte eine rechteckige Ausführung sein, wie die Panel- oder Frame-Ausführung. Wie in 1 gezeigt, ist der erste Chip 5 in dem Hohlraum 9 durch einen Klebstoff 7 befestigt (ein Chipbefestigungsmaterial mit Elastizität). Eine erste dielektrische Schicht 13 (DLA) wird angewendet, um die obere Oberfläche des ersten Chips 5 und des Substrats 1 zu bedecken und den Zwischenraum zwischen dem ersten Chip 5 und den Seitenwänden des Hohlraums 9 auszufüllen.
  • Mehrere Öffnungen werden auf der DLA 13 gebildet, um Metallbahnen 35 auf dem Substrat 1 unterzubringen; wobei die Öffnungen durch das Lithografie- oder Belichtungs- und Entwicklungsverfahren gebildet werden. Die Metallbahnen 35 sind mit der ersten Umverteilungsschicht (RDL) 11 verbunden und halten mit den Al-Bahnen 3 elektrischen Kontakt.
  • Dann wird eine zweite dielektrische Schicht 33 (DLB) darüber gebildet, um die erste RDL 11 und die DLA 13 zu bedecken; wobei eine Vielzahl von Öffnungen auf der DLB 33 gebildet wird, um einen Teil der ersten RDL 11 für die Anordnung eines leitfähigen Metalls 31 freizulegen.
  • Es lässt sich schlussfolgern, dass die Höhe des gesamten SIP aufgrund der Tatsache, dass der erste Chip 5 innerhalb eines Hohlraums 9 gebildet wird, entsprechend reduziert ist. Des Weiteren stellt die erste RDL-Konfiguration eine Ausgangsverzweigungs-Ausführung dar; daher wird der Kugelabstand erhöht, und dadurch werden die Funktionssicherheit und thermischen Verteilungsbedingungen verbessert.
  • Eine dielektrische Schicht 29 wird unter einer Oberfläche eines zweiten Chips 25 mit darauf gebildeten zweiten Bahnen 3a gebildet (gestrichen). Eine zweite RDL 23 wird unter der dielektrischen Schicht 29 gebildet und mit den Bahnen 3a verbunden. Ein nichtleitendes Material 27 mit vorbestimmten offenen Durchgangslöchern wird über der zweiten RDL 23 gebildet (angebracht); wobei diese offenen Durchgangslöcher für eine Aufnahme des leitfähigen Metalls 31 genutzt werden; deshalb kann das leitfähige Metall 31 mit der zweiten RDL 23 elektrisch Kontakt halten.
  • Wie in 1 gezeigt, ist der zweite Chip 25 durch Flip-Chip auf dem ersten Chip 5 gestapelt, und der elektrische Kontakt zwischen den Chips bleibt über das leitfähige Metall 31, die erste RDL 11, die zweite RDL 23, die Al-Bahnen 3 und die zweiten Bahnen 3a aufrechterhalten, wobei die Bahnen der beiden Chips entgegengesetzt angeordnet sind.
  • Eine Kernpaste 15 wird um den zweiten Chip 25 herum angewendet und füllt den Raum zwischen dem zweiten Chip 25 und den anderen Komponenten, wie zum Beispiel das leitfähige Metall 31; wobei das Material der Kernpaste 15 ein Epoxid, Gummi und Harz, Plastik, Keramik und so weiter sein kann. Wie in 1 gezeigt wird, sind mehrere offene Durchgangslöcher 32 und Hohlräume auf der Kernpaste 15 gebildet, um die dritte RDL zu bilden, wobei die offenen Durchgangslöcher 32 genutzt werden, um einen elektrischen Kontakt des ersten Chips 5 und des zweiten Chips 25 nach außen hin aufrechtzuerhalten. So werden zum Beispiel die Bahnen 21 und das leitfähige Metall 19, die in offenen Durchgangslöchern 32 gebildet werden, dazu genutzt, um einen elektrischen Kontakt des ersten Chips 5 und des zweiten Chips 25 nach außen hin aufrechtzuerhalten. Eine dielektrische Schicht (Fototyp) wird auf der Kernpaste 15 gebildet; wobei verschiedene Öffnungen auf den Bahnen 21 gebildet werden; bei einem anderen Ausführungsbeispiel werden Kontaktmetalle 30 auf den Bahnen 21 gebildet (als UBM Struktur).
  • Nach der Beschreibung des strukturellen Charakters eines Ausführungsbeispiels der vorliegenden Erfindung bezieht sich der folgende Paragraph auf das Material, das in dem Ausführungsbeispiel verwendet wird. Bei dem Material des vorgeformten Substrats 1 handelt es sich vorzugsweise um eine Art organisches Substrat, das sich leicht zur Bildung des Chipaufnahmehohlraums und zur Anordnung der Metallbahnen auf der Oberfläche verwenden lässt; wobei das Substrat 1 mindestens zwei lamellierte Schichten umfasst, zum Beispiel kupferkaschierter Schichtstoff (CCL – copper-clad laminate): eine hat einen Chip aufnehmende Löcher und eine andere wird am Unterteil des Substrats 1 angeordnet. Das Material zur Bildung des Substrats 1 ist vorzugsweise eine Art Material mit einer Glasübergangstemperatur(Tg) > 170°C und einem Wert des thermischen Ausdehnungskoeffizienten (CTE) von ungefähr 16 in X-Richtung oder Y-Richtung und etwa 60 in Z-Richtung, wie zum Beispiel FR5 oder BT (Bismaleinimid Triazin). In einem Ausführungsbeispiel der vorliegenden Erfindung besteht die dielektrische Schicht 13 vorzugsweise aus einem elastischen, nichtleitenden Material, das aus dielektrischen, silikon-basierten Materialien besteht, umfassend Siloxanpolymere (SINR), Dow Corning WL5000 Reihe und deren Verbundstoffe, zur Freisetzung von thermisch-mechanischer Spannung. Bei einem anderen Ausführungsbeispiel wird die dielektrische Schicht aus einem Material gefertigt, das Polyimide (PI) oder Silikonharz umfasst; die nichtleitende Schicht ist vorzugsweise eine lichtempfindliche Schicht zur einfachen Verarbeitung. Bei einem anderen Ausführungsbeispiel der vorliegenden Erfindung besteht die elastische, dielektrische Schicht 13 aus einem Material mit einem thermischen Ausdehnungskoeffizienten (CTE), der größer ist als 100 (ppm/°C), einem Dehnungsgrad von ungefähr 40 (vorzugsweise 30–50%) und einer Materialhärte zwischen Gummi und Plastik. Die Dicke der elastischen dielektrischen Schicht 13 ist abhängig von der Spannung, die sich an der Schnittstelle der Umverteilungsschicht (RDL)/dielektrischen Schicht während eines Temperaturzyklus-Tests speichert.
  • Bei einem Ausführungsbeispiel der Erfindung umfasst das Material der RDL eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung und die Dicke der RDL beträgt zwischen 2 µm und 15 µm. Die Ti/Cu-Legierung wird durch eine Zerstäubungstechnik gebildet, und die Cu/Au oder Cu/Ni/Au-Legierung durch Elektroplattieren gebildet; wobei durch Nutzung des Elektroplattierungsverfahrens, um die RDL zu bilden, die RDL dick genug gemacht werden kann, um einer CTE-Fehlanpassung zwischen dem Chip und dem Substrat während eines Temperaturzyklustests zu widerstehen. Bei einem anderen Ausführungsbeispiel kann die Ti/Cu-Legierung auch als Metallkeimschicht fungieren. Die Metallbahnen 3 und 3a können aus Al oder Cu oder einer Kombination davon bestehen. Bei einem anderen Ausführungsbeispiel werden bei der Struktur der FO-WLP Siloxanpolymere (SINR) für die elastische dielektrische Schicht verwendet und Kupfer als das RDL-Metall zur Reduzierung der an der Schnittstelle der RDL/dielektrischen Schicht gespeicherten Spannung.
  • Die 2 stellt eine Packungsstruktur dar, die mit einem Seite-bei-Seite (nebeneinander)-Aufbau und einem gestapelten Aufbau eingerichtet ist. Der erste Chip 221 und der zweite Chip 223 (die unteren Chips in 2) werden innerhalb der Chip-Aufnahmehohlräume 225, 227 mit der gewünschten Größe auf dem Substrat 229 angeordnet und durch ein Klebstoffmaterial 231, 233 (das sich an dem Chip befindet) jeweils befestigt. Bei einem anderen Ausführungsbeispiel können die Chip-Aufnahme-Hohlräume 225 und 227 mit verschiedenen Größen gebildet sein. Der zweite Chip 223 wird dicht neben dem ersten Chip 221 angeordnet, und beide Chips sind über eine horizontale Verbindungsleitung 235 verbunden. Der dritte Chip 241 und der vierte Chip 243 (die oberen Chips in 2), mit einer Flip-Chip-Kugel-Struktur, die die zweite RDL und Metallbahnen umfassen, werden auf der Oberfläche des ersten Chips 221 und des zweiten Chips 223 befestigt. Die oben genannten mehreren Chips halten über die Metallkugeln, RDL und über Durchgangslöcher schließlich mit leitenden Kugeln (Metall) 237 eine elektrische Verbindung. Die BGA (Kugelrasteranordnung) mit den leitenden Kugeln 237 ist in der Darstellung gezeigt; falls die leitenden Kugeln weggelassen werden, handelt es sich um eine LGA-Form-SIP (system in package) oder eine SIP-LGA.
  • 3 stellt eine Querschnittsansicht eines Diagramms einer Kombination einer Packung 300 dar, die durch Lötverbindungen auf der PCB (gedruckte Leiterplatte) oder Hauptplatte 340 befestigt ist. Die Darstellung dient der Erläuterung der verbesserten Funktionssicherheit der Struktur der vorliegenden Erfindung während des Temperaturzyklus-Tests der Leiterplatte. Der Silikon-Chip 304 (CTE beträgt 2,3) ist innerhalb der Packung angeordnet; wobei organisches Epoxid-Material FR5 oder BT (CTE beträgt ungefähr 16) mit demselben CTE-Wert wie der von PCB oder der Hauptplatte 340 als das Substrat 302 verwendet wird. Der Zwischenraum zwischen dem Chip 304 und dem Substrat 302 ist mit elastischem Material 306 aufgefüllt, um die thermische und mechanische Spannung aufzunehmen, die auf der Fehlanpassung des CTE zwischen dem Chip und dem Substrat (FR5/BT) beruht. Die dielektrische Schicht 308 besteht ebenfalls aus einem elastischen Material, daher kann die Spannung zwischen den Chipanschlussbahnen 338 und der PCB 340 ebenfalls aufgenommen werden.
  • Das Metall der RDL 314 besteht aus Cu/Au-Materialien (der CTE beträgt etwa 16) und der CTE-Wert des Metalls der RDL 314 ist derselbe, wie der von PCB 340 und des organischen Substrats 302. Die UBM 332 von Kontaktkugeln 338 ist auf den Anschlusskontaktmetallbahnen des Substrats 302 angeordnet. Die Metallfläche der PCB 342 besteht aus Kupfer (der CTE beträgt etwa 16), und der CTE-Wert der Metallfläche der PCB 342 ist derselbe wie der der PCB 340. Entsprechend der obigen Beschreibung gewährleistet die vorliegende Erfindung daher eine bessere Funktionssicherheit (keine thermische Spannung in X-/Y-Richtung auf der Platte) und die Spannung in Z-Richtung wird ebenfalls durch die elastische dielektrische Schicht (DL) aufgenommen; des Weiteren ist nur ein Material (Epoxid) bei der Vereinzelung umfasst.
  • Gemäß dem Gesichtspunkt der vorliegenden Erfindung stellt die vorliegende Erfindung ebenfalls ein Verfahren zur Herstellung einer Halbleiterbausteinpackung dar. Die Schritte sind weiter unten erläutert.
  • Wie in 4 dargestellt, ist ein Substrat 401 mit einem Chip-Aufnahme-Hohlraum 402 vorgesehen. Es sollte angemerkt werden, dass kein Hohlraum für den Chip am Rande des Substrates 401 gebildet wird, weil der Rand des Substrats 401 für die Befestigung des Substrats 401 während des WLP-Verfahrens auf einen Glasträger 403 vorgesehen ist. Wie in 4 gezeigt, wird daher ein haftendes Material 404 (vorzugsweise ein UV-aushärtender Typ) am Rande des Glasträgers 403 (der so groß wie das Substrat 401 ist) verwendet, um das Substrat 401 auf dem Glasträger 403 zu befestigen, wobei die Materialien des Trägerwerkzeugs Glas, Silikon, Keramik, Legierung 42 oder PCB sind, vorzugsweise ist das haftende Material 404 dasselbe wie das, das für das Umverteilungswerkzeug, das Substrat und das Trägerwerkzeug verwendet wird, um eine Verschiebung des Chips während des Verfahrens einzuschränken. Wie in 4 gezeigt, werden der Glasträger 403 und das Substrat 401 schließlich nach dem Beenden des Verbindungsaufbaus und dem Ultraviolettaushärten zusammengefügt.
  • 5 veranschaulicht die Draufsicht des Substrats 501, wie in der Figur gezeigt befindet sich kein am Rande des Substrats 501 gebildeter Chiphohlraum 502 und die periphere Fläche 503 dient zum Befestigen und Halten des Substrats 501 auf dem Glasträger während des WLP-Verfahrens. Nach Beendigung des WLP-Verfahrens wird die angegebene Fläche entlang der punktierten Linie vom Glasträger getrennt, und das Schneidverfahren entlang der punktierten Linie auf der Innenfläche für eine Packungsvereinzelung durchgeführt.
  • Der nächste Absatz beschreibt das Herstellungsverfahren der Struktur der vorliegenden Erfindung, wobei die vorliegende Erfindung ein Bereitstellen eines Chip-Umverteilungswerkzeugs mit einem Ausrichtungsmuster und darauf gebildeten strukturierten Klebemitteln einschließt.
  • Zuerst wird das Substrat mit den Chipaufnahmehohlräumen und den auf der Oberfläche darin gebildeten Metallbahnen vorgeformt; das Substrat besteht vorzugsweise aus einem Material mit höherer Glasübergangstemperatur (Tg), wie zum Beispiel FR5/BT, und die Tiefe der Hohlräume sollte 20 µm–50 µm mehr als die Dicke der Chips betragen, um am Chip angebrachtes Material unterzubringen. Bei einem anderen Ausführungsbeispiel kann das Substrat über Hohlräume unterschiedlicher Größe verfügen, um verschiedene Chips aufzunehmen.
  • Ein Chipumverteilungswerkzeug (Platte) mit einem darauf gebildeten Ausrichtungsmuster ist vorgesehen und das strukturierte Klebemittel wird auf das Werkzeug gedruckt, um die Oberfläche der Chips zu befestigen; dann wird ein Pick-und-Place-Ausrichtungssystem verwendet, das für Flip-Chip ausgelegt ist, um den erstem Chip auf dem Werkzeug mit gewünschtem Abstand umzuverteilen. Nachfolgend werden die an dem Chip angebrachten Materialien auf der Rückseite des Chips gedruckt. Bei einem anderen Ausführungsbeispiel wird der Vakuumplattenbonder genutzt, um die Rückseite des Chips auf dem Substrat zu befestigen. Das an dem Chip angebrachte Material wird ausgehärtet, um sicherzustellen, dass der Chip an dem Substrat haftet, und dann wird das Werkzeug von dem Platten-Wafer getrennt (Platten-Wafer bedeutet der Chip, der in dem Hohlraum des Substrates befestigt wird).
  • Alternativ kann eine Chipverbindungsmaschine mit Feinausrichtung verwendet werden, und ein an dem Chip angebrachtes Material wird auf der Hohlraumoberfläche verteilt, um den Chip zu befestigen, oder ein Chip mit befestigtem Klebeband wird auf der Rückseite verwendet. Der Chip wird in den Hohlraum des Substrats angeordnet, und dann wird am Chip angebrachtes Material thermisch ausgehärtet, um sicherzustellen, dass der Chip auf dem Substrat befestigt ist.
  • Sobald der Chip auf dem Substrat umverteilt ist, wird dann das Verfahren für die erste Aufbauschicht eingeleitet. Ein Reinigungsverfahren wird durchgeführt, um die Oberfläche des Chips durch Nass- und/oder Trockenreinigung zu reinigen, und dann werden die dielektrischen Materialien auf die Oberfläche aufgebracht. Im nächsten Schritt wird ein Vakuumverfahren durchführt, um sicherzustellen, dass keine Luftblasen innerhalb der Platte vorhanden sind. Daraufhin wird ein Lithografieverfahren durchgeführt, um Öffnungen für Metall über Metall-(Al)-verbindungsbahnen und/oder eine Ritzlinie zu bilden. Dann wird der Plasma-Reinigungsschritt durchgeführt, um die Oberflächen von Öffnungen (für Metallkontaktbahnen) und Metallverbindungsbahnen (Al) zu reinigen. Danach wird Ti/Cu als Keimmetallschichten zerstäubt, gefolgt durch Auftragen eines Fotolacks (PR) über die dielektrische Schicht und die Keimmetallschichten, um die strukturierte Metallumverteilungsschichten (RDL) zu bilden.
  • Das Elektroplatieren wird durchgeführt, um eine Schicht aus Cu/Au oder Cu/Ni/Au als RDL-Metall zu bilden; dann wird der Fotolack abgelöst und ein Nass-Ätzen durchgeführt, um die RDL-Metallbahnen zu bilden. Nachfolgend bestehen die nächsten Schritt darin, die obere dielektrische Schicht aufzubringen oder zu drucken und dann die Öffnungen für die Metallkontaktbahnen der Lötkugel und/oder die Ritzlinie durch ein Fotomaskenverfahren zu bilden, um dadurch das Verfahren zur Bildung der ersten Schichtplatte zu vervollständigen.
  • Das folgende Verfahren dient der Bildung der zweiten Aufbauschicht auf dem oberen Chip, einschließlich der Einführung eines Waferebenenpackungsverfahrens zur Bildung der zweiten Aufbauschicht mit Lötkugelstrukturen und zum Zerteilen des (verarbeiteten) Wafers durch Sägen in einzelne Flip-Chips. Der obere Chip wird durch Flip-Chip-Befestigung auf der ersten Aufbauschicht angeordnet, und dann wird das IR-Re-Flow durchgeführt, um eine Lötverbindung zu schaffen, um den Chip auf der Platte zu befestigen. Dann wird ein Vakuumdrucken von Kern-Paste auf die dielektrische Schicht und den oberen Chip angewendet, um Blasenbildung auszuschließen. Im folgenden Schritt wird ein Fotomaskenverfahren oder Laserbohren durchgeführt, um Öffnungen für die Kontaktdurchgangslöcher und Al-Bahnen des Chips zu bilden, und dann werden die Durchgangslöcher durch Plasma gereinigt.
  • Im nächsten Schritt wird ein Zerstäuben von Ti/Cu als Keimmetallschichten und dann ein Streichen eines Fotolacks (PR) über die dielektrische Schicht und die Keimmetallschichten eingeleitet, um die strukturierten Metallumverteilungsschichten (RDL) zu bilden. Der nächste Schritt besteht darin, die oberste dielektrische Schicht aufzutragen und/oder zu drucken, dann die Öffnungen für die Ritzlinien zu bilden und dann die Kugelmetallbahnen durch ein Fotomaskenverfahren oder Laserbohrverfahren zu öffnen. Im nächsten Verfahrensschritt können die vorgenannten Verfahren wiederholt werden, zum Beispiel Durchführen eines Zerstäubungsschrittes von Ti/Cu, um die Keimmetallschichten zu bilden, Auftragen eines Fotolacks, um die strukturierte RDL zu bilden, Elektroplatierungsschritt zur Bildung von Cu/Au in eine strukturierte RDL, Ablösen des Fotolacks und Nass-Ätzen des Keimmetalls, um die zweite RDL-Metallbahn zu bilden, um eine UBM-Struktur zu bilden, falls sie gebraucht wird.
  • Nach der Kugel-Anordnung oder dem Lötpastendrucken wird das Hitze-Rückfluss-Verfahren durchgeführt, um auf der Substratseite zurückzufließen (für BGA-Ausführungen). Daraufhin wird das Testen durchgeführt. Ein letzter Test der Platten-Wafer-Ebene wird durch Nutzung einer vertikalen Proben-Karte durchgeführt. Nach dem Test wird das Substrat zersägt, um die Packung in einzelne Einheiten zu vereinzeln. Danach werden die Packungen auf der Platte oder dem Einfassband und Bandwickel jeweils ausgerichtet und angeordnet.
  • Auch wenn nur bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben sind, soll an dieser Stelle nochmals darauf hingewiesen werden, dass sich diese Erfindung nicht auf die beschriebenen Ausführungsbeispiele beschränkt. Zahlreiche Änderungen und Abwandlungen sind innerhalb der Wesensart und dem Umfang der vorliegenden Erfindung möglich, wie durch die folgenden Ansprüchen bestimmt ist.

Claims (7)

  1. Eine Struktur einer Multi-Chip-Packung umfassend: Ein Substrat mit einem in dem Substrat vorgeformten Chipaufnahmehohlraum; einen in dem Aufnahmehohlraum durch Kleben befestigten ersten Chip; eine erste dielektrische Schicht, die auf dem ersten Chip und dem Substrat gebildet und in einen Zwischenraum zwischen dem ersten Chip und dem Substrat gefüllt ist, um eine thermisch-mechanische Spannung dazwischen aufzunehmen; eine auf der ersten dielektrischen Schicht gebildete Aufbauschicht, wobei die Aufbauschicht umfasst eine erste Umverteilungsschicht (RDL), eine dielektrische Schicht und mehrere Öffnungen, die auf der oberen Oberfläche der Aufbauschicht gebildet sind, um mindestens einen Teil der RDL freizulegen; leitfähige Metalle, die auf den Öffnungen gebildet und über die RDL elektrisch mit dem ersten Chip gekoppelt sind; einen zweiten Chip mit einer zweiten RDL und Metallbahnen, die auf den leitfähigen Metallen mit Flip-Chip-Struktur angebracht und von einer Kern-Paste mit darin gebildeten mehreren Durchgangslöchern umgeben sind, wobei der erste Chip und der zweite Chip über die leitfähigen Metalle einen elektrischen Kontakt aufrechterhalten; ein Kontaktmetall, das in die offenen Durchgangslöcher zur elektrischen Verbindung des ersten Chips und des zweiten Chips gefüllt ist.
  2. Struktur nach Anspruch 1, weiterhin umfassend eine Aufbauschicht auf der Kern-Paste, wobei die Aufbauschicht eine dritte Umverteilungsschicht (RDL), eine dielektrische Schicht und mehrere Öffnungen auf der oberen Oberfläche der Aufbauschicht umfasst, um zumindest einen Teil der Umverteilungsschicht freizulegen.
  3. Struktur nach Anspruch 1, wobei das Material der ersten dielektrischen Schicht aus elastischem Material besteht.
  4. Struktur nach Anspruch 1, wobei die erste dielektrische Schicht ein dielektrisches silikon-basiertes Material umfasst, BOB oder PI, wobei das dielektrische silikonbasierte Material Siloxanpolymere (SINR), Dow-Corning WL5000 Reihen oder eine Kombination daraus umfasst.
  5. Struktur nach Anspruch 1, wobei sich die erste Umverteilungsschicht von dem ersten Chip aus verzweigt.
  6. Struktur nach Anspruch 1, wobei der thermische Ausdehnungskoeffizient CTE der Umverteilungsschicht RDL derselbe ist wie der des Substrats.
  7. Verfahren zum Bilden einer Multi-Chip-Packung umfassend: Bereitstellen eines Substrats mit einem vorgebildeten Chipaufnahmehohlraum und Metallbahnen auf einer oberen Oberfläche des Substrats; Umverteilen eines ersten Chips auf einem Chip-Umverteilungswerkzeug mit vorbestimmtem Abstand durch ein Pick-und-Place-Feinausrichtungssystem und Anwenden eines haftenden Materials auf der Außenfläche des Trägerwerkzeuges, um das Substrat anzukleben; Auftragen eines haftenden Materials auf der Rückseite des Chips; Verbinden des Chips mit dem Chipaufnahmehohlraum des Substrats und anschließendes Durchführen einer Aushärtung zum Sicherstellen der Befestigung des Chips auf dem Substrat; Trennen des Chip-Umverteilungswerkzeuges von dem Substrat; Auftragen einer ersten dielektrischen Schicht auf dem Chip und das Substrat und Füllen der dielektrischen Schicht in den Zwischenraum zwischen dem Chip und dem Aufnahmehohlraum; Durchführen eines Vakuumverfahrens zum Beseitigen von Blasen; Bilden einer Aufbauschicht, wobei die Aufbauschicht eine erste RDL oder Umverteilungsschicht und eine zweite dielektrische Schicht umfasst; Bilden mehrerer Öffnungen auf der oberen Oberfläche der Aufbauschicht zum Freilegen zumindest eines Teils der ersten RDL oder Umverteilungsschicht; Bilden von leitfähigen Metallen auf den Öffnungen; Anordnen eines zweiten Chips mit einer zweiten RDL oder Umverteilungsschicht und von Metallbahnen auf den leitfähigen Metallen; Bilden einer den zweiten Chip umgebenden Schicht aus Kern-Paste, wobei vorbestimmte offene Durchgangslöcher in der Kernpaste zur Freilegung der RDL oder Umverteilungsschicht gebildet werden; Füllen der offenen Durchgangslöcher mit leitfähigem Metall; Bilden einer dritten RDL oder Umverteilungsschicht und von leitfähigen Bahnen auf der Kern-Paste; Bilden einer Schutzschicht über der Kern-Paste mit Öffnungen zum Freilegen der leitfähigen Bahnen und des leitfähigen Metalls.
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